入門資料：fpga時(shí)序分析基礎(chǔ)與時(shí)鐘約束實(shí)例(編輯修改稿)
2025-07-19 00:07 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 線即保持時(shí)間。前面對(duì)建立時(shí)間和保持時(shí)間下定義時(shí)提到過(guò)，在這段時(shí)間內(nèi)不能夠有數(shù)據(jù)的變化，數(shù)據(jù)必須保持穩(wěn)定。而在這個(gè)波形中，也確實(shí)沒(méi)有看到建立時(shí)間和保持時(shí)間內(nèi)，reg3in的數(shù)據(jù)有任何的變化，因此我們可以穩(wěn)定的將reg3in的數(shù)據(jù)鎖存到reg3的輸出reg3out中。我們?cè)賮?lái)看下面這個(gè)波形，同樣的一些信號(hào)，但我們發(fā)現(xiàn)reg3in在clk_r3的建立時(shí)間內(nèi)發(fā)生了變化，這帶來(lái)的后果就是clk_r3上升沿鎖存到的reg3in數(shù)據(jù)不確定，那么隨后的reg3out值也會(huì)處于一個(gè)不確定狀態(tài)。比如第一個(gè)時(shí)鐘周期，原本reg3in應(yīng)該是穩(wěn)定的低電平，但是由于真?zhèn)€路徑上的延時(shí)時(shí)間過(guò)長(zhǎng)，導(dǎo)致了reg3in在clk_r3的建立時(shí)間數(shù)據(jù)還未能穩(wěn)定下來(lái)，在建立時(shí)間內(nèi)出現(xiàn)了電平正處于從高到低的變化，即不穩(wěn)定的狀態(tài)，那么導(dǎo)致的后果就是reg3out的最終輸出要么是高電平要么是低電平，而不是原本期望的低電平。 我們?cè)賮?lái)看看保持時(shí)間違規(guī)的情況，如圖所示，這次是數(shù)據(jù)傳輸?shù)锰炝?，原本?yīng)該下一個(gè)時(shí)鐘周期到達(dá)clk_r3的數(shù)據(jù)竟然在clk_r3的前一個(gè)時(shí)鐘周期后的保持時(shí)間還未過(guò)去就來(lái)到了。因此，它出現(xiàn)的最終危害也是后端輸出的reg3out處于不確定的狀態(tài)。對(duì)于FPGA內(nèi)部而言，通常我們把它的時(shí)序路徑分為三類基本的約束路徑，即：● 輸入信號(hào) pin2reg ● 內(nèi)部信號(hào) reg2reg ● 輸出信號(hào) reg2pin 我們逐個(gè)來(lái)看這三類基本路徑分別約束的是那個(gè)部分的時(shí)序。 reg2reg路徑約束的對(duì)象是路徑起始的源寄存器以及最終結(jié)束的目的寄存器都在FPGAn內(nèi)部的路徑。如圖所示，紅色部分是從一個(gè)FPGA內(nèi)部的寄存器到FPGA內(nèi)部的另一個(gè)寄存器的路徑，他們共用一個(gè)時(shí)鐘（當(dāng)然也有不共用一個(gè)時(shí)鐘的reg2reg路徑，這種路徑的分析會(huì)復(fù)雜一些，這里不做深入討論）。對(duì)于reg2reg路徑，我們只要告訴FPGA時(shí)序分析工具他們所使用時(shí)鐘的頻率（或時(shí)鐘周期），那么FPGA內(nèi)部通常就“心領(lǐng)神會(huì)”的讓這條reg2reg的路徑總延時(shí)不超過(guò)這個(gè)時(shí)鐘頻率。 我們?cè)賮?lái)看pin2reg的路徑模型，如圖所示。雖然和FPGA連接的外部芯片內(nèi)部寄存器的狀態(tài)我們無(wú)從知曉（一般芯片也不會(huì)給出這么detail的內(nèi)部信息），但是一般芯片都會(huì)給出針對(duì)于這個(gè)芯片管腳的一些時(shí)序信息，如Tco、Tsu和Th等，我們其實(shí)也是用圖示的這個(gè)模型來(lái)分析的。在這個(gè)模型中，紅色的大圈所覆蓋的路徑代表了和FPGA內(nèi)部reg2reg分析一樣的模型，pin2reg原則上只是reg2reg分析的一部分。綠色圓圈則表示我們實(shí)際要告訴FPGA的pin2reg約束信息，或者應(yīng)該這樣說(shuō)，我們希望進(jìn)行路徑延時(shí)控制的路徑就是這段綠色圓圈覆蓋的路徑，但是我們需要通過(guò)整個(gè)reg2reg路徑的情況，即根據(jù)綠色圓圈以外、紅色圓圈以內(nèi)這部分路徑的延時(shí)情況去告訴FPGA內(nèi)部pin2reg路徑延時(shí)可以在什么樣一個(gè)范圍。 最后，再看reg2pin的路徑。如圖所示。同樣的，紅色圓圈部分覆蓋了FPGA內(nèi)部的源寄存器開始，到FPGA外部芯片的目的寄存器為止的reg2reg的路徑。外部芯片通常也不會(huì)給出detail的信息，也是通過(guò)相對(duì)他們的管腳給出一些時(shí)序的信息。而綠色圓圈所覆蓋的路徑則是我們需要去約束的reg2pin的延時(shí)。它的延時(shí)信息同樣是需要通過(guò)紅色大圈以內(nèi)、綠色小圈以外路徑的情況來(lái)推測(cè)得出。 本節(jié)的重點(diǎn)是reg2reg的時(shí)鐘約束。如圖所示，一般的時(shí)序分析我們都可以來(lái)看看他們的數(shù)據(jù)路徑（data path）和時(shí)鐘路徑（clock path）。所謂數(shù)據(jù)路徑，就是數(shù)據(jù)在整個(gè)傳輸起點(diǎn)到傳輸終點(diǎn)所走過(guò)的路徑；所謂時(shí)鐘路徑，則是指時(shí)鐘時(shí)鐘達(dá)到各個(gè)寄存器的路徑。 如圖所示，為了便于后續(xù)的時(shí)序余量分析和計(jì)算，我們提出了data arrival path和data required path的概念。Data arrival path是指數(shù)據(jù)在兩個(gè)寄存器間傳輸?shù)膶?shí)際所需時(shí)間；data required path則是指為了確保穩(wěn)定、可靠且有效的傳輸，數(shù)據(jù)在兩個(gè)寄存器間傳輸?shù)睦碚撍钑r(shí)間（也就是最低必須滿足的傳輸時(shí)間要求，對(duì)于建立時(shí)間是最大值，對(duì)于保持時(shí)間則是最小值）。很明顯，從圖中，我們就可以看出data arrival path傳輸?shù)钠瘘c(diǎn)是時(shí)鐘源，達(dá)到源寄存器，然后是實(shí)際的數(shù)據(jù)從源寄存器到目的寄存器時(shí)間；而data required path的傳輸起點(diǎn)也是源時(shí)鐘，但卻是達(dá)到目的寄存器，然后再考慮目
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