入門資料：fpga時序分析基礎與時鐘約束實例(編輯修改稿)
2025-07-19 00:07 本頁面
【文章內(nèi)容簡介】 線即保持時間。前面對建立時間和保持時間下定義時提到過，在這段時間內(nèi)不能夠有數(shù)據(jù)的變化，數(shù)據(jù)必須保持穩(wěn)定。而在這個波形中，也確實沒有看到建立時間和保持時間內(nèi)，reg3in的數(shù)據(jù)有任何的變化，因此我們可以穩(wěn)定的將reg3in的數(shù)據(jù)鎖存到reg3的輸出reg3out中。我們再來看下面這個波形，同樣的一些信號，但我們發(fā)現(xiàn)reg3in在clk_r3的建立時間內(nèi)發(fā)生了變化，這帶來的后果就是clk_r3上升沿鎖存到的reg3in數(shù)據(jù)不確定，那么隨后的reg3out值也會處于一個不確定狀態(tài)。比如第一個時鐘周期，原本reg3in應該是穩(wěn)定的低電平，但是由于真?zhèn)€路徑上的延時時間過長，導致了reg3in在clk_r3的建立時間數(shù)據(jù)還未能穩(wěn)定下來，在建立時間內(nèi)出現(xiàn)了電平正處于從高到低的變化，即不穩(wěn)定的狀態(tài)，那么導致的后果就是reg3out的最終輸出要么是高電平要么是低電平，而不是原本期望的低電平。 我們再來看看保持時間違規(guī)的情況，如圖所示，這次是數(shù)據(jù)傳輸?shù)锰炝?，原本應該下一個時鐘周期到達clk_r3的數(shù)據(jù)竟然在clk_r3的前一個時鐘周期后的保持時間還未過去就來到了。因此，它出現(xiàn)的最終危害也是后端輸出的reg3out處于不確定的狀態(tài)。對于FPGA內(nèi)部而言，通常我們把它的時序路徑分為三類基本的約束路徑，即：● 輸入信號 pin2reg ● 內(nèi)部信號 reg2reg ● 輸出信號 reg2pin 我們逐個來看這三類基本路徑分別約束的是那個部分的時序。 reg2reg路徑約束的對象是路徑起始的源寄存器以及最終結(jié)束的目的寄存器都在FPGAn內(nèi)部的路徑。如圖所示，紅色部分是從一個FPGA內(nèi)部的寄存器到FPGA內(nèi)部的另一個寄存器的路徑，他們共用一個時鐘（當然也有不共用一個時鐘的reg2reg路徑，這種路徑的分析會復雜一些，這里不做深入討論）。對于reg2reg路徑，我們只要告訴FPGA時序分析工具他們所使用時鐘的頻率（或時鐘周期），那么FPGA內(nèi)部通常就“心領神會”的讓這條reg2reg的路徑總延時不超過這個時鐘頻率。 我們再來看pin2reg的路徑模型，如圖所示。雖然和FPGA連接的外部芯片內(nèi)部寄存器的狀態(tài)我們無從知曉（一般芯片也不會給出這么detail的內(nèi)部信息），但是一般芯片都會給出針對于這個芯片管腳的一些時序信息，如Tco、Tsu和Th等，我們其實也是用圖示的這個模型來分析的。在這個模型中，紅色的大圈所覆蓋的路徑代表了和FPGA內(nèi)部reg2reg分析一樣的模型，pin2reg原則上只是reg2reg分析的一部分。綠色圓圈則表示我們實際要告訴FPGA的pin2reg約束信息，或者應該這樣說，我們希望進行路徑延時控制的路徑就是這段綠色圓圈覆蓋的路徑，但是我們需要通過整個reg2reg路徑的情況，即根據(jù)綠色圓圈以外、紅色圓圈以內(nèi)這部分路徑的延時情況去告訴FPGA內(nèi)部pin2reg路徑延時可以在什么樣一個范圍。 最后，再看reg2pin的路徑。如圖所示。同樣的，紅色圓圈部分覆蓋了FPGA內(nèi)部的源寄存器開始，到FPGA外部芯片的目的寄存器為止的reg2reg的路徑。外部芯片通常也不會給出detail的信息，也是通過相對他們的管腳給出一些時序的信息。而綠色圓圈所覆蓋的路徑則是我們需要去約束的reg2pin的延時。它的延時信息同樣是需要通過紅色大圈以內(nèi)、綠色小圈以外路徑的情況來推測得出。 本節(jié)的重點是reg2reg的時鐘約束。如圖所示，一般的時序分析我們都可以來看看他們的數(shù)據(jù)路徑（data path）和時鐘路徑（clock path）。所謂數(shù)據(jù)路徑，就是數(shù)據(jù)在整個傳輸起點到傳輸終點所走過的路徑；所謂時鐘路徑，則是指時鐘時鐘達到各個寄存器的路徑。 如圖所示，為了便于后續(xù)的時序余量分析和計算，我們提出了data arrival path和data required path的概念。Data arrival path是指數(shù)據(jù)在兩個寄存器間傳輸?shù)膶嶋H所需時間；data required path則是指為了確保穩(wěn)定、可靠且有效的傳輸，數(shù)據(jù)在兩個寄存器間傳輸?shù)睦碚撍钑r間（也就是最低必須滿足的傳輸時間要求，對于建立時間是最大值，對于保持時間則是最小值）。很明顯，從圖中，我們就可以看出data arrival path傳輸?shù)钠瘘c是時鐘源，達到源寄存器，然后是實際的數(shù)據(jù)從源寄存器到目的寄存器時間；而data required path的傳輸起點也是源時鐘，但卻是達到目的寄存器，然后再考慮目
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