基于fpga的數(shù)字頻率計(jì)設(shè)計(jì)報(bào)告-閱讀頁(yè)
2025-07-03 14:30本頁(yè)面
【正文】 STD_LOGIC_VECTOR (3 downto 0)。 S2 : in STD_LOGIC_VECTOR (3 downto 0)。 S4 : in STD_LOGIC_VECTOR (3 downto 0)。 S6 : out STD_LOGIC_VECTOR (23 downto 0))。architecture Behavioral of ADVOCATES isbeginS6(23 DOWNTO 20)=S0。S6(15 DOWNTO 12)=S2。S6(7 DOWNTO 4)=S4。end Behavioral。譯碼顯示：該模塊實(shí)現(xiàn)的是對(duì)鎖存器鎖存的數(shù)據(jù)進(jìn)行處理并顯示輸出，以及小數(shù)點(diǎn)的不同閘門(mén)的輸出顯示，以及電路板上七段顯示譯碼管的掃描信號(hào)輸出。首先我們編寫(xiě)小數(shù)點(diǎn)控制的源文件代碼：library IEEE。use 。entity POINTCON is Port ( SE1 : in STD_LOGIC。 SE100 : in STD_LOGIC。 DP : out STD_LOGIC)。architecture Behavioral of POINTCON isbegin PROCESS(SE1,SE10,SE100,SEL) IS BEGIN IF SE1=39。 AND SE10=39。 AND SE100=39。 AND SEL=011 THEN DP=39。 當(dāng)為第一檔時(shí)，令第四位的數(shù)碼管的小數(shù)點(diǎn)點(diǎn)亮，其他的不亮 ELSIF SE1=39。 AND SE10=39。 AND SE100=39。 AND SEL=010 THEN DP=39。 第二檔時(shí)，第三位的數(shù)碼管小數(shù)點(diǎn)點(diǎn)亮 ELSIF SE1=39。 AND SE10=39。 AND SE100=39。 AND SEL=001 THEN DP=39。 第三檔時(shí)，第二位的小數(shù)點(diǎn)點(diǎn)亮 ELSE DP=39。 不符合上述三檔時(shí)，小數(shù)點(diǎn)全部消隱 END IF。end Behavioral。use 。use 。 SEL : out STD_LOGIC_VECTOR (2 downto 0))。architecture Behavioral of CTRLS isSIGNAL CNT: STD_LOGIC_VECTOR(2 DOWNTO 0):=000。EVENT AND CLK=39。 THEN 接入1KHZ的時(shí)鐘信號(hào)，使CNT進(jìn)行循環(huán)計(jì)數(shù)，從000到101 IF CNT=”101” THEN CNT=”000”。 END IF。 END PROCESS。 將CNT信號(hào)賦給SEL輸出end Behavioral。use 。use 。 DP2: IN STD_LOGIC。 QOU : out STD_LOGIC_VECTOR (23 downto 0))。architecture Behavioral of DSELE isbegin PROCESS(DP1,DP2,DIN) IS BEGIN IF DP1=39。 AND DP2=39。 THEN IF DIN(23 DOWNTO 20)=0000 THEN QOU(23 DOWNTO 20)=1111。 END IF。 QOU(19 DOWNTO 16)=1111。 END IF。 IF DP1=39。 AND DP2=39。 THEN IF DIN(23 DOWNTO 20)=0000 THEN QOU(23 DOWNTO 20)=1111。 END IF。 QOU(19 DOWNTO 16)=1111。 END IF。 QOU(19 DOWNTO 16)=1111。 QOU(11 DOWNTO 0)=DIN(11 DOWNTO 0)。 END IF。139。139。 QOU(19 DOWNTO 0)=DIN(19 DOWNTO 0)。 IF DIN(23 DOWNTO 20)=0000 AND DIN(19 DOWNTO 16)=0000 THEN QOU(23 DOWNTO 20)=1111。 QOU(15 DOWNTO 0)=DIN(15 DOWNTO 0)。 IF DIN(23 DOWNTO 20)=0000 AND DIN(19 DOWNTO 16)=0000 AND DIN(15 DOWNTO 12)=0000 THEN QOU(23 DOWNTO 20)=1111。 QOU(15 DOWNTO 12)=1111。 END IF。 QOU(19 DOWNTO 16)=1111。 QOU(11 DOWNTO 8)=1111。 END IF。 END PROCESS。該段代碼的編寫(xiě)的主要原理是首先判斷小數(shù)點(diǎn)的位置，然后對(duì)小數(shù)點(diǎn)前的高位數(shù)從高到低依次進(jìn)行判斷，如果高位為零則將數(shù)據(jù)取反，在后續(xù)譯碼中將不再顯示，從而實(shí)現(xiàn)高位無(wú)意義零的自動(dòng)消隱。use 。use 。 OVERIN : IN STD_LOGIC。 SEG : OUT STD_LOGIC_VECTOR (6 DOWNTO 0))。architecture Behavioral of DISPLAY1 isSIGNAL DATA: STD_LOGIC_VECTOR (3 DOWNTO 0):=0000。 WHEN 001=DATA=DATAIN(7 DOWNTO 4)。 WHEN 011=DATA=DATAIN(15 DOWNTO 12)。 WHEN 101=DATA=DATAIN(23 DOWNTO 20)。 END CASE。 WHEN 0001=SEG=1111001。 WHEN 0011=SEG=0110000。 WHEN 0101=SEG=0010010。 WHEN 0111=SEG=1111000。 WHEN 1001=SEG=0010000。 END CASE。139。 END IF。end Behavioral。USE 。USE 。ARCHITECTURE behavior OF TBCTRLS_vhd IS COMPONENT CTRLS PORT(CLK : IN std_logic。 END COMPONENT。039。BEGIN uut: CTRLS PORT MAP( CLK = CLK, SEL = SEL)。039。 CLK=39。 WAIT FOR 100 NS。END。至此所有的單元電路全部完成。 管腳分配：由系統(tǒng)的頂層文件可以看到該系統(tǒng)的輸入端共有5個(gè)，輸出端有11個(gè)，：NET CLKIN LOC = T8。NET DP LOC = C11。NET SE1 LOC = L6。NET SE100 LOC = L7。NET SEG1 LOC = A13。NET SEG3 LOC = C12。NET SEG5 LOC = B12。NET SEL0 LOC = F8。NET SEL2 LOC = E7。在界面的左下角雙擊【 Generate Programing File】。右鍵單擊左邊圖標(biāo)選擇Program，在隨后的對(duì)話框中單擊OK，文件將自動(dòng)下載到開(kāi)發(fā)板上，成功后，接入函數(shù)發(fā)生器進(jìn)行測(cè)試。 最后結(jié)果顯示程序工作正常，讀數(shù)清晰穩(wěn)定，完全符合開(kāi)始時(shí)的要求。由此可知相對(duì)誤差為177。所以本次實(shí)驗(yàn)圓滿成功。在本次試驗(yàn)中我回顧了在《數(shù)字電路》課程中學(xué)過(guò)的關(guān)于數(shù)字電路的設(shè)計(jì)的部分，了解了VHDL和Verilog語(yǔ)言的區(qū)別與聯(lián)系，以及它們的優(yōu)缺點(diǎn)，以及它們主要針對(duì)的設(shè)計(jì)
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