eda課程設(shè)計之手表鬧鐘設(shè)計-閱讀頁
2025-06-26 14:22本頁面
【正文】 (OTHERS =39。)。 END IF。 Q2 =0000 。139。039。END IF。 Q = Q1。DAY=Q3。 END bhv 。 USE 。 ENTITY CT32768 IS PORT ( CLK,RST,EN :IN STD_LOGIC 。COUT :OUT STD_LOGIC)。 ARCHITECTURE one OF CT32768 IS BEGIN PROCESS (CLK, RST, EN ) VARIABLE Q1: STD_LOGIC_VECTOR(14 DOWNTO 0)。139。039。 ELSIF CLK39。139。039。COUT=39。 ELSE Q1 := (OTHERS =39。)。139。 END IF。 Q = Q1。 ENTITY c2b4 IS PORT (a,b,s1,s2: IN BIT。 END ENTITY c2b4。039。139。 ELSE Y = a 。 END PROCESS。 32768計數(shù)器計數(shù)器 片選模塊 學生簽名： 完成日期： 6 / 7 LIBRARY IEEE。 USE 。 s: IN STD_LOGIC。 ALARM:OUT STD_LOGIC)。 ARCHITECTURE one OF xz2to1 IS BEGIN PROCESS (a,b,s) BEGIN IF s = 39。 THEN Y = a 。 END IF。139。039。 END PROCESS。 數(shù)碼輸出選擇 學生簽名： 完成日期： 7 / 7 軟件設(shè)計平臺： Quartus2 . 系統(tǒng)測試 把軟件下載到硬件電路，選擇模式 1，選擇時鐘輸出顯示管，觀察 24 小時時鐘的正確性。 選擇數(shù)碼管輸出鬧鐘時間，調(diào)整鬧鐘為 10:20:00 返回定時 定在 10:19:00 讓時鐘功能運行，看起鬧鐘功能是否可行。 2. 參考文獻 EDA 技術(shù)與 VHDL（第三版） 潘松 黃繼業(yè)編著 清華大學出版社 系 統(tǒng) 總 圖
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