【正文】 9。)THEN set_type1=39。nextstate1=s_type1。039。 ELSE set_type1=39。nextstate1=s_type2。 WHEN s_type2=set_type2=39。 IF(timer_down=39。)THEN set_type2=39。nextstate1=s_type1。039。 ELSE set_type2=39。nextstate1=s_type3。 WHEN s_type3=set_type3=39。 IF(timer_down=39。)THEN set_type3=39。nextstate1=s_type1。039。 ELSE set_type3=39。nextstate1=s_type1。 END CASE。 quantity_ctr:PROCESS(quantitysel_rising,state2,timer_down)IS BEGIN set_quan1=39。set_quan2=39。set_quan3=39。 CASE state2 IS WHEN s_quan1=set_quan1=39。 IF(timer_down=39。)THEN set_quan1=39。nextstate2=s_quan1。039。 ELSE set_quan1=39。nextstate2=s_quan2。 WHEN s_quan2=set_quan2=39。 IF(timer_down=39。)THEN set_quan2=39。nextstate2=s_quan1。039。 ELSE set_quan2=39。nextstate2=s_quan3。 WHEN s_quan3=set_quan3=39。 IF(timer_down=39。)THEN set_quan3=39。nextstate2=s_quan1。039。 ELSE set_quan3=39。nextstate2=s_quan1。 END CASE。 start_ctr:PROCESS(start_cancel_rising,state3,timer_down)IS 21 BEGIN setstart=39。clrstart=39。 CASE state3 IS WHEN s_cancel= IF(start_cancel_rising=39。)THEN nextstate3=s_start。139。clrstart=39。 END IF。139。139。 ELSIF(start_cancel_rising=39。)THEN nextstate3=s_cancel。139。 END IF。 END PROCESS。039。state2=s_quan1。 ELSIF(sysclk39。139。state2=nextstate2。 IF(set_type1=39。)THEN type1_out=39。ELSE type1_out=39。END IF。139。139。039。 IF(set_type3=39。)THEN type3_out=39。ELSE type3_out=39。END IF。139。139。039。 IF(set_quan2=39。)THEN quan2_out=39。ELSE quan2_out=39。END IF。139。139。039。 IF(timer_down_rising=39。)THEN start_out=39。 ELSIF(clrstart=39。)THEN start_out=39。 ELSIF(setstart=39。)THEN start_out=39。 END IF。 quantity_sel_dlayed=quantity_sel。 timer_down_dlayed=timer_down。 END PROCESS。 LIBRARY IEEE。 USE 。 ENTITY timer_count IS PORT(reset,sysclk,clk,start_in,ok_buy:IN STD_LOGIC。 END ENTITY。 SIGNAL state,nextstate:stateTYPE。 SIGNAL timer_down,ok_buy_rising,ok_buy_dlayed:STD_LOGIC。 SIGNAL timerdown_rising,timerdown_dlayed,clk_rising,clk_dlayed:STD_LOGIC。 ok_buy_rising=ok_buy AND (NOT ok_buy_dlayed)。 count1:PROCESS(clk_rising,state,start_in,count,ok_buy_rising)IS BEGIN setdown=39。clrdown=39。count_inc=39。count_clr=39。 CASE state IS WHEN idle=clrdown=39。count_clr=39。 IF(start_in=39。 AND timerdown_rising=39。)THEN nextstate=incount。 END IF。039。139。 ELSE IF(clk_rising=39。 AND start_in=39。)THEN IF(count/=count_u)THEN count_inc=39。nextstate=incount。039。139。139。 END IF。 END IF。 END PROCESS。039。039。clk_dlayed=39。count_u=0000。 ELSIF(sysclk39。139。 IF(clrdown=39。)THEN timer_down=39。ELSIF(setdown=39。)THEN timer_down=39。END IF。139。 ELSIF(count_clr=39。)THEN count=0100。 timerdown_dlayed=timer_down。 clk_dlayed=clk。 timer_down_out=timer_down。 END ARCHITECTURE rtl。 USE 。 USE 。 type1_in,type2_in,type3_in,quan1_in,quan2_in,quan3_in:IN STD_LOGIC。 END ENTITY。 SIGNAL timer_down_rising,timer_down_dlayed:STD_LOGIC。 timer_down_rising=timer_down AND (NOT timer_down_dlayed)。 VARIABLE uu:STD_LOGIC。039。139。uu:=39。 ELSIF(sysclk39。139。039。039。 ELSE uu:=39。 IF(start_in=39。)THEN 25 money_sum_tmpe:=0。139。139。 ELSIF(type1_in=39。 AND quan2_in=39。)THEN money_sum_tmpe:=1*2。139。139。 ELSIF(type2_in=39。 AND quan1_in=39。)THEN money_sum_tmpe:=2*1。139。139。 ELSIF(type2_in=39。 AND quan3_in=39。)THEN money_sum_tmpe:=2*3。139。139。 ELSIF(type3_in=39。 AND quan2_in=39。)THEN money_sum_tmpe:=3*2。139。139。 END IF。 ok_buy_dlayed=ok_buy。 END IF。 END PROCESS。 26 5，給錢處理模塊 LIBRARY IEEE。 USE 。 ENTITY give_money IS PORT(reset,sysclk,start_in,ok_buy:IN STD_LOGIC。 money_2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE rtl OF give_money IS SIGNAL ok_buy_rising,ok_buy_dlayed:STD_LOGIC。 BEGIN ok_buy_rising=ok_buy AND (NOT ok_buy_dlayed)。 give_money:PROCESS(reset,sysclk,timer_down_rising,ok_buy_rising)IS VARIABLE money:INTEGER。 BEGIN IF(reset=39。 OR timer_down_rising=39。)THEN money:=0。039。EVENT AND sysclk=39。)THEN IF(ok_buy_rising=39。 AND mm=39。)THEN money:=0。139。039。 ELSIF(give_1yuan=39。)THEN money:=1。139。 27 ELSIF(give_10yuan=39。)THEN money:=10。 END IF。 timer_down_dlayed=timer_down。 money_2=CONV_STD_LOGIC_VECTOR(money,4)。 END ARCHITECTURE rtl。 USE 。 USE 。 money_1,money_2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 change:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE rtl OF change_deliver IS SIGNAL ok_buy_rising,ok_buy_dlayed:STD_LOGIC。 SIGNAL cc,bb:INTEGER。 timer_down_rising=timer_down AND (NOT timer_down_dlayed)。 VARIABLE vv:STD_LOGIC。 bb=CONV_INTEGER(money_2)。039。139。deliver=39。cc=0。vv:=39。change=0000。EVENT AND sysclk=39。)THEN IF(ok_buy_rising=39。 AND vv=39。)THEN deliver=39。 change=money_2。139。 change=CONV_STD_LOGIC_VECTOR(tmpe,4)。139。039。 END IF。 timer_down_dlayed=timer_down。 END IF。 END ARCHITECTURE rtl。 USE 。 USE 。 29 type_sel,quantity_sel:IN STD_LOGIC。 deliver:OUT STD_LOGIC。 END ENTITY。 clk :OUT STD_LOGIC)。 COMPONENT main_control IS PORT(reset,sysclk,start_cancel,type_sel,quantity_sel,timer_down:IN STD_LOGIC。 quan1_out,quan2_out,quan3_out:OUT STD_LOGIC)。 COMPONENT timer_count IS PORT(reset,sysclk,clk,start_in,ok_buy:IN STD_LOGIC。 END COMPONENT。 type1_in,type2_in,type3_in,quan1_in,quan2_in,quan3_in:IN STD_LOGIC。 END COMPONENT。 give_1yuan,give_5yuan,give_10yuan,timer_down:IN STD_LOGIC。 END COMPONENT。 money_1,money_2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 change:out STD_LOGIC_VECTOR(3 DOWNTO 0))。 SIGNAL v1,v2,v3,v4,v5,v6,v7,v8,v9,v10:STD_LOGIC。 BEGIN u1:sysclk_div PORT MAP(sysclk,v2)。 u3:timer_count PORT MAP(reset,sysclk,v2,v7,ok_buy,v3)。 u5:give_moneyPORTMAP(reset,sysclk,v7,ok_buy,give_1yuan,give_5yuan, give_10yuan,v3,vv2)。 END ARCHITECTURE r