【正文】 31 結(jié)束語 本設(shè)計（基于 FPGA 的自動售貨機控制系統(tǒng)設(shè)計）只提供了設(shè)計的核心模塊，在實際自動售貨機系統(tǒng)中還應。 u6:change_deliver PORT MAP(reset,sysclk,v7,ok_buy,v3,vv1,vv2,deliver,change)。 u4:money_count PORT MAP(reset,sysclk,v7,v3,ok_buy,v4,v5,v6,v8,v9,v10,vv1)。 u2:main_controlPORTMAP(reset,sysclk,start_cancel,type_sel, quantity_sel,v3,v4,v5,v6,v7,v8,v9,v10)。 SIGNAL vv1,vv2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 30 END COMPONENT。 deliver:OUT STD_LOGIC。 COMPONENT change_deliver IS PORT(reset,sysclk,start_in,ok_buy,timer_down:IN STD_LOGIC。 money_2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 COMPONENT give_money IS PORT(reset,sysclk,start_in,ok_buy:IN STD_LOGIC。 money_1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 COMPONENT money_count IS PORT(reset,sysclk,start_in,timer_down,ok_buy:IN STD_LOGIC。 timer_down_out:OUT STD_LOGIC)。 END COMPONENT。 type1_out,type2_out,type3_out,start_out:OUT STD_LOGIC。 END COMPONENT sysclk_div。 ARCHITECTURE rtl OF top IS COMPONENT sysclk_div IS PORT(sysclk:IN STD_LOGIC。 change:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 give_1yuan,give_5yuan,give_10yuan:IN STD_LOGIC。 ENTITY top IS PORT(reset,sysclk,start_cancel,ok_buy:IN STD_LOGIC。 USE 。 7 頂層文件 LIBRARY IEEE。 END PROCESS。 ok_buy_dlayed=ok_buy。 END IF。 change=money_2。 ELSE deliver=39。 deliver=39。 IF(bbcc)THEN tmpe:=bbcc。 ELSE vv:=39。039。039。039。139。 ELSIF(sysclk39。039。bb=0。039。)THEN tmpe:=0。 OR timer_down_rising=39。 IF(reset=39。 BEGIN 28 cc=CONV_INTEGER(money_1)。 give_money:PROCESS(reset,sysclk,timer_down_rising,ok_buy_rising,money_1,money_2)IS VARIABLE tmpe:INTEGER。 BEGIN ok_buy_rising=ok_buy AND (NOT ok_buy_dlayed)。 SIGNAL timer_down_rising,timer_down_dlayed:STD_LOGIC。 END ENTITY。 deliver:OUT STD_LOGIC。 ENTITY change_deliver IS PORT(reset,sysclk,start_in,ok_buy,timer_down:IN STD_LOGIC。 USE 。 6，找零出貨模塊 LIBRARY IEEE。 END PROCESS。 END IF。 ok_buy_dlayed=ok_buy。 END IF。139。)THEN money:=5。 ELSIF(give_5yuan=39。139。)THEN money:=0。 IF(start_in=39。 ELSE mm:=39。039。039。139。 ELSIF(sysclk39。mm:=39。139。039。 VARIABLE mm:STD_LOGIC。 timer_down_rising=timer_down AND (NOT timer_down_dlayed)。 SIGNAL timer_down_rising,timer_down_dlayed:STD_LOGIC。 END ENTITY。 give_1yuan,give_5yuan,give_10yuan,timer_down:IN STD_LOGIC。 USE 。 USE 。 END ARCHITECTURE rtl。 money_1=CONV_STD_LOGIC_VECTOR(money_sum_tmpe,4)。 timer_down_dlayed=timer_down。 END IF。)THEN money_sum_tmpe:=3*3。 AND quan3_in=39。 ELSIF(type3_in=39。139。139。)THEN money_sum_tmpe:=3*1。 AND quan1_in=39。 ELSIF(type3_in=39。139。139。)THEN money_sum_tmpe:=2*2。 AND quan2_in=39。 ELSIF(type2_in=39。139。139。)THEN money_sum_tmpe:=1*3。 AND quan3_in=39。 ELSIF(type1_in=39。139。139。)THEN money_sum_tmpe:=1*1。 AND quan1_in=39。 ELSIF(type1_in=39。039。139。)THEN money_sum_tmpe:=0。 AND uu=39。)THEN IF(ok_buy_rising=39。EVENT AND sysclk=39。039。)THEN money_sum_tmpe:=0。 OR timer_down_rising=39。 BEGIN IF(reset=39。 money_count_update:PROCESS(reset,sysclk,timer_down_rising,ok_buy_rising)IS VARIABLE money_sum_tmpe:INTEGER。 BEGIN ok_buy_rising=ok_buy AND (NOT ok_buy_dlayed)。 ARCHITECTURE rtl OF money_count IS SIGNAL ok_buy_rising,ok_buy_dlayed:STD_LOGIC。 money_1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ENTITY money_count IS PORT(reset,sysclk,start_in,timer_down,ok_buy:IN STD_LOGIC。 USE 。 4，商品金額計算模塊 LIBRARY IEEE。 END PROCESS。 24 END IF。 ok_buy_dlayed=ok_buy。 END IF。139。)THEN count=count1。 IF(count_inc=39。139。139。039。139。)THEN state=nextstate。EVENT AND sysclk=39。count=0100。039。)THEN state=idle。 AND (NOT timerdown_rising)=39。 timer_count_update:PROCESS(reset,sysclk)IS BEGIN IF(reset=39。 END CASE。 END IF。 nextstate=idle。 count_clr=39。 setdown=39。 ELSE clrdown=39。139。139。139。)THEN nextstate=idle。 OR ok_buy_rising=39。 WHEN incount= IF(start_in=39。 23 ELSE nextstate=idle。039。139。139。139。039。039。039。039。 clk_rising=clk AND (NOT clk_dlayed)。 BEGIN timerdown_rising=timer_down AND (NOT timerdown_dlayed)。 SIGNAL count,count_u:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL count_inc,count_clr,setdown,clrdown:STD_LOGIC。 ARCHITECTURE rtl OF timer_count IS TYPE stateTYPE IS(idle,incount)。 timer_down_out:OUT STD_LOGIC)。 USE 。 USE 。 END ARCHITECTURE rtl。 END IF。 22 start_cancel_dlayed=start_cancel。 type_sel_dlayed=type_sel。139。139。039。139。039。139。END IF。ELSE quan3_out=39。)THEN quan3_out=39。 IF(set_quan3=39。039。139。139。END IF。ELSE quan1_out=39。)THEN quan1_out=39。 IF(set_quan1=39。039。139。139。END IF。ELSE type2_out=39。)THEN type2_out=39。 IF(set_type2=39。039。139。139。state3=nextstate3。)THEN state1=nextstate1。EVENT AND sysclk=39。state3=s_cancel。)THEN state1=s_type1。 main_control_update:PROCESS(reset,sysclk,timer_down_rising)IS BEGIN IF(reset=39。 END CASE。 ELSE nextstate3=s_start。clrstart=39。139。nextstate3=s_cancel。)THEN clrstart=39。 WHEN s_start= IF(timer_down_rising=39。139。 ELSE nextstate3=s_cancel。setstart=39。139。039。039。 END PROCESS。 END IF。039。)THEN nextstate2=s_quan3。 ELSIF(quantitysel_rising=39。039。139。139。 END IF。039。)THEN nextstate2=s_quan2。 ELSIF(quantitysel_rising=39。039。139。139。 END IF。039。)THEN nextstate2=s_quan1。 ELSIF(quantitysel_rising=39。039。139。139。039。039。039。 END PROCESS。 END IF。039。)THEN nextstate1=s_type3。 ELSIF(typesel_rising=39。039。139。139。 20 END IF。039。)THEN nextstate1=s_type2。 ELSIF(typesel_rising=39。039。139。139。 END IF。039。)THEN nextstate1=s_type1。 ELSIF(typesel_rising=39。039。139。139。039。039。039。 timer_down_rising=timer_down AND (NOT timer_down_dlayed)。 quantitysel_rising=quantity_sel AND (NOT quantity_sel_dlayed)。 SIGNAL s