【正文】 (計算機輔助設計 )、 CAM(計算機輔助制造 )， CAT(計算機輔助測試 )和 CAE(計算機輔助工程 )的概念發(fā)展而來的。設計者的工作僅限于利用軟件的方式來完成對系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下和應用相應的 FPGA/CPLD 器件，就可以得到最后的設計結果?？梢娎?EDA技術進行電子系統(tǒng)的設計，具有以下幾個特點 : （ 1） 用軟件的方式設計硬件 ； （ 2） 用軟件方式設計的系統(tǒng)到硬件系統(tǒng)的轉換是由有關的開發(fā)軟件自動完成的 ； （ 3） 采用自頂向下 (topdown)的設計方法 ； （ 4） 設計過程中可用有關軟件進行各種仿真 ； （ 5） 系統(tǒng)可現(xiàn)場編程，在線升級 ； （ 6） 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高 [4]。其中大規(guī)?？删幊踢壿嬈骷抢?EDA技術進行電子系統(tǒng)設計的載體，硬件描述語言是利用 EDA 技術進行電子系統(tǒng)設計的主要表達手段，軟件開發(fā)工具是利用 EDA技術進行電子系統(tǒng)設計的智能化的自動設計工具，實驗開發(fā)系統(tǒng)則是利用 EDA技術進行電子系統(tǒng)設計的下載工具及硬件驗證工具 [5]。 HDL是用于設計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能、電路結構和連接方式 [6]。用 HDL 進行電子系統(tǒng)設計的一個很大的優(yōu)點是設計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關的因素花費過多的時間和精力。 陜西理工學院畢業(yè)設計 第 5 頁 共 38 頁 由于可編程邏輯器件性能價格比的不斷提高，開發(fā)軟件功能的不斷完善，而且由于用 EDA 技術設計電子系統(tǒng)具有用軟件的方式設計硬件 ， 設計過程中可用有關軟件進行各種仿真 ， 系統(tǒng)可現(xiàn)場編程，在線升級 ， 整個系統(tǒng)可集成在一個芯片上等特點 ，比起傳統(tǒng)的設計方法可編程邏輯器件更符合現(xiàn)在數(shù)字電路設計的需求。 VHDL (1) VHDL簡介 VHDL 是一種用于電路設計的高級語言。最初是由 美國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言 。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風格以及語法是十分類似于一般的 計算機高級語言 。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。 (2) VHDL的特點 ① 功能強大、設計靈活 VHDL 具有功能強大的語言結構，可以用簡潔明確的 源代碼 來描述復雜的邏輯控制。 VHDL 支持同步電路、異步電路和隨機電路的設計，這是其他硬件描述語言所不能比擬的。 ② 支持廣泛、易于修改 由于 VHDL 已經成為 IEEE 標準所規(guī)范的硬件描述語言，目前大多數(shù) EDA 工具幾乎都支持VHDL，這為 VHDL 的進一步推廣和廣泛應用奠定了基礎。 ③ 強大的系統(tǒng)硬件描述能力 VHDL 具有多層次的設計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。另外， VHDL 支持慣性延遲 和傳輸延遲，還可以準確地建立硬件電路模型。 ④ 獨立于器件的設計、與工藝無關 陜西理工學院畢業(yè)設計 第 6 頁 共 38 頁 設計人員用 VHDL 進行設計時，不需要首先考慮選擇完成設計的器件，就可以集中精力進行設計的優(yōu)化。 ⑤ 很強的移植能力 VHDL 是一 種標準化的硬件描述語言，同一個設計描述可以被不同的工具所支持，使得設計描述的移植成為可能。這些模塊可以預先設計或使用以前設計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設計中進行復用，可以使設計成果在設計人員之間進行交流和共享，減少硬件電路設計。強大的行為描述能 力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模 電子系統(tǒng) 的重要保證。 ③ VHDL 語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能 ， 符合市場 大規(guī)模系統(tǒng) 、 高效 、 高速的完成 且 必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn) 的需求 。 ⑤ VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必 知道 最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。 Max+plusⅡ 界面友好，使用便捷，被譽為業(yè)界最易用易學的 EDA軟件 。 (2) 軟件開發(fā)系統(tǒng)的特點 ① 開放的界面 Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty， Viewlogic和其它公司所提供的 EDA 工具接口。 ③ 完全集成化 Max+plusⅡ 的設計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調試、縮短開發(fā)周期 [12]。 ⑤ 硬件描述語言（ HDL） Max+plusⅡ 軟件支持各種 HDL 設計輸入選項，包括 VHDL、 Verilog HDL 和 Altera 自己的硬件描述語言 AHDL。其中 MC 結構較復雜，并具有復雜的 I/O 單元互連結構，可由用戶根據(jù)需要生成特定的電路結構，完成一定的功能。 （ 2） CPLD的 發(fā)展歷史及應用領域 20世紀 70 年代，最早的可編程邏輯器件 PLD 誕生了。為彌補 PLD 只能設計小規(guī)模電路這一缺陷， 20 世紀 80 年代中期，推出了復雜可編程邏輯器件 CPLD。 （ 3） CPLD 器件 的 特點 它具有編程靈活、集成度高、 設計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經驗要求低、標準產品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設計，因此被廣泛應用于產品的原型設計和產品生產 (一般在 10,000件以下 )之中。 CPLD 器件已成為電子產品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種 技能。 整個交通燈控制系統(tǒng)主要由時鐘產生電路、主控制電路、計時控制電路和交通信號顯示電路組成。譯碼器輸出兩組信號燈的控制信號，經驅動電路驅動信號燈工作。它的周期 T=(R1+R2)C， 其周期約為 1秒。系統(tǒng)的原理框圖如圖 ： 圖 方案一原理框圖 方案二： 采用單片機來實現(xiàn)。 復位電路部分，考慮到程序的簡潔，避免冗長，采用按鍵復位，在芯片的復位端口外接復位電路，通過按鍵對單片機輸入一個高電平脈沖，達到復位目的。整個系統(tǒng)組成框圖如 圖 ： 圖 方案二系統(tǒng)組成框圖 A 車道信號 燈 B 車道信號燈 倒計時顯示器 邏輯控制電路 主控制器 計時控制電路 預置數(shù)產生電路 時鐘產生電路 AT89C52 單片機 數(shù)碼管倒計時顯示 晶振電路 復位電路 各車道信號燈 陜西理工學院畢業(yè)設計 第 9 頁 共 38 頁 方案三：采用可編程邏輯器件來實現(xiàn) 該設計方案以 CPLD器件為核心，用 VHDL編程實現(xiàn)各 計時單元以及控制電路的 功能，在 Max+Plus Ⅱ 軟件上仿真調試，顯示電路采用 7段得共 陰 數(shù)碼管。 方案二采用的以單片機為核心，電路整體簡單，擴展性良好，很大程度上降低了調試難度，但是不滿足本次課題基于 VHDL語言的要求，所以不采用。 具體 設計以及模塊劃分 設計方案： 該設計分為 6 個基本模塊：標準信號電路、信號燈控制電路、信號燈、各定時單元電路、顯示控制電路、譯碼顯示電路，組成框圖如 上圖 。 工作原理 交通燈的亮滅規(guī)律為：甲車道的綠燈亮，乙車道的紅燈亮，甲車道通車，經 45s 后，甲車道綠燈滅，甲車道左拐燈亮，經 10s后，甲車道黃燈開始閃爍，同時乙車道黃燈開始閃爍，閃爍 5s后，甲車道紅燈亮，而同時乙車道的綠燈亮，乙車道開始通車，經 45s 后，乙車道綠燈滅，乙車道的左拐燈亮，經 10s后，甲乙車道黃燈同時開始閃爍。在試驗箱開始表示甲路的綠 色 發(fā)光二極管亮 45s，然后依次是表示左拐的 藍 色 二極管亮 10s 和黃色二極管亮 5s，此過程乙路的紅色二極管亮 60s；此后乙路的綠色發(fā)光二極管， 藍 色 發(fā)光二極管和黃色發(fā)光二極管依次亮 45s、 10s、 5s，此過程甲路紅色發(fā)光二極管亮 60s。在試驗過程標準信號 各定時電路 顯示控制電路 譯碼顯示電路 信號燈控制電路 信號燈 陜西理工學院畢業(yè)設計 第 10 頁 共 38 頁 中的四個數(shù)碼管，分兩個為一組，前一組表示甲路的倒計時時間，后一組表示乙路的倒計時時間。 南北方向和東西方向各設四路信號燈，分別代表紅燈、黃燈、綠燈、左拐燈。 圖 的交通示意圖，但是結合上述原理很容易理解。在頂層設計中，要對內部各功能模塊的連接關系和對外的接口關系進行描述，而功能模塊實際的邏輯功能和具體的實現(xiàn)形式則由下一層模塊來描述。 圖 頂層電路圖 交通燈 主 制模塊 主要控制部分分別列出四種顏色燈的亮滅狀態(tài)，分為六種狀態(tài) A、 B、 C、 D、 E、 F，每種狀態(tài)的持續(xù)時間也即是對應控制每一路的四種燈亮的時間。 ar,ay,ag,al,br,by,bg,bl:out std_logic)。 architecture art of jtdkz is type state_type is(A,B,C,D,E,F)。 begin t:process(clk)is variable s:integer range 0 to 60。039。039。139。039。139。039。039。039。clr:=39。en:=39。 else state=A。139。139。 45s定時單元 主要的 VHDL程序段如下： 陜西理工學院畢業(yè)設計 第 13 頁 共 38 頁 entity t45s is port (clk,en45a,en45b:in std_logic。輸出 8位二進制數(shù) end entity t45s。 begin process(clk, en45a,en45b) is begin if(clk39。139。139。139。控制輸出數(shù)據(jù) else t6b=000000。 60s定時單元的 主要程序段如下： entity t60s is port (clk,en60a,en60b:in std_logic。輸出 8位二進制數(shù) end entity t60s。 begin process(clk, en60a,en60b) is begin if(clk39。139。139。139。 使能信號控制 else t6b=000000。 10s定時單元的主要程序段如下： 陜西理工學院畢業(yè)設計 第 14 頁 共 38 頁 entity t10s is port (clk,en10a,en10b:in std_logic。 輸出 8位二進制數(shù) end entity t10s。 begin process(clk, en10a,en10b) is begin if(clk39。139。139。139。使能信號的控制 else t4b=0000。 5s定時單元的主要程序段如下： entity t5s is port (clk,en5a,en5b:in std_logic。 輸出的 8位二進制數(shù) end entity t5s。 begin process(clk, en5a,en5b) is begin if(clk39。139。139。139。使能信號的控制 else t3b=000。程序如下： 陜西理工學院畢業(yè)設計 第 15 頁 共 38 頁 entity ymq is port(ain4:in std_logic_vector(3 downto 0)。 輸出 7位二進制數(shù) end entity ymq。數(shù)碼管顯示 0 when 0001=dout7=0000110。數(shù)碼管顯示 2 when 0011=dout7=1001111。數(shù)碼管顯示 4 when 0101=dout7=1101101。數(shù)碼管顯示 6 when 0111=dout7=0000111。數(shù)碼管顯示 8 when 1001=dout7=1101111。 圖 交通控制模塊仿真圖 （ 2） 45s定時單元仿真結果： 圖 45s定時單元 仿真時序 ，在整個電路中控制綠 燈的亮滅， 甲 路的 45s使能信號 en45a為高電平，輸出根據(jù)時鐘信號計時，開始先清零，然后從 45s 開始倒計時輸出到顯示電路，表示甲路綠燈 45s倒計時。 圖 10s 定時單元模塊 仿真圖 （ 4） 5s定時單元仿真結果： 圖 5s定時單元 的仿真時序 ，在整個電路中控制黃燈的亮滅， 甲 路的 5s使能信號 en5a為高電平，輸出根據(jù)時鐘信號計時，開始先清零，然后從 5s開始 倒計時輸出到顯示電路，表示甲路黃燈