【正文】 RTTRACS、 SURFZ000、 PRODYN和 UTOPIA等新一代城市交通控制系統(tǒng)相繼推出并投入應(yīng)用。 目前城市交通控制研究的新發(fā)展主要體現(xiàn)在城市交通網(wǎng)絡(luò)的各個方面 :區(qū)域交通信號燈和城市快速公路匝道口的新的控制方法上 ； 實現(xiàn)區(qū)域和快速公路的集成控制 ； 采用動態(tài)路由導(dǎo)航與交通網(wǎng)絡(luò)控制結(jié)合以實現(xiàn)先進(jìn)車輛控制系統(tǒng) AvcS為主的智能交通系統(tǒng) (ITS)； 以實現(xiàn)先進(jìn)交通管理系統(tǒng) ATMS和先進(jìn)駕駛員信息系統(tǒng) ATIS為主的城市多智能體交通控制系統(tǒng) ； 以及一些輔助的交通策略如道路自動計費(fèi)、公共交通優(yōu)先等。 可以說，在近百年的發(fā)展中，道路交通信號控制系統(tǒng)經(jīng)歷了無感應(yīng)控制到有感應(yīng)控制、手動控制到自動控制再到智能控制、單點(diǎn)控制 (點(diǎn)控 )到干線控制 (線控 )再到區(qū)域控制和網(wǎng)絡(luò)控制 (面控 )的過程。 交通燈 的 研究目的 不同的城市 存在著 不同 的 城市問題，但 其中有一個共同的問題 就是 城市交通 。在交叉 路 口如何解決混合交通流中的相互影響，就是解決問題 的關(guān)鍵 所在 。 隨著我國經(jīng)濟(jì)的穩(wěn)步發(fā)展，人民生活水平 的 日漸提高，越來越多的汽車進(jìn)入尋常百姓的家庭，再加上政府大力 地 發(fā)展公交、出租車 行業(yè) ，道路上的 車輛越來越多，使得城市的交通成為了一個主要的問題。 嚴(yán)重的 擁堵 現(xiàn)象 ， 逐漸惡化的 城市環(huán)境 ，都給廣大市民帶來了許多困擾 。 可想而知，一個沒有交通燈的社會將是何種樣子，那必將是交通秩序混亂，人們的出行安全沒有了任何保障，社會秩序也必將混亂不堪。但是以前的交通燈系統(tǒng)根本無法滿足現(xiàn)在社會的需求，所以 需要運(yùn)用更新的技術(shù)來設(shè)計 。 本次設(shè)計是通過設(shè)計交通燈控制器，了解 EDA技術(shù)，掌握 VHDL硬件描述語言的設(shè)計方法和思想，鞏固和綜合運(yùn)用所學(xué)過的計算機(jī)組成原理知識，提高分析、解決計算機(jī)技術(shù)實際問題的獨(dú)立工作能力。陜西理工學(xué)院畢業(yè)設(shè)計 第 4 頁 共 38 頁 2 EDA 技術(shù)的介紹 EDA技術(shù) EDA技術(shù)的發(fā) 展 現(xiàn)代電子設(shè)計技術(shù)的核心是 EDA（ Electronic Design Automation）技術(shù)。 EDA技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和 EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn) [3]。 EDA(電子系統(tǒng)設(shè)計自動化 )技術(shù)是 20世紀(jì) 90年代初從 CAD(計算機(jī)輔助設(shè)計 )、 CAM(計算機(jī)輔助制造 )， CAT(計算機(jī)輔助測試 )和 CAE(計算機(jī)輔助工程 )的概念發(fā)展而來的?，F(xiàn)代 EDA 技術(shù)就是以讓算機(jī)為工具，在 EDA 軟件平臺上，根據(jù)硬件描述語言 HDL完成的設(shè)計文件，能自動地完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。設(shè)計者的工作僅限于利用軟件的方式來完成對系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下和應(yīng)用相應(yīng)的 FPGA/CPLD 器件，就可以得到最后的設(shè)計結(jié)果。盡管目標(biāo)系統(tǒng)是硬件，但整個 設(shè)計和修改過程如同完成軟件設(shè)計一樣方便和高效?？梢娎?EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計，具有以下幾個特點(diǎn) : （ 1） 用軟件的方式設(shè)計硬件 ； （ 2） 用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的 ； （ 3） 采用自頂向下 (topdown)的設(shè)計方法 ； （ 4） 設(shè)計過程中可用有關(guān)軟件進(jìn)行各種仿真 ； （ 5） 系統(tǒng)可現(xiàn)場編程，在線升級 ； （ 6） 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高 [4]。 EDA技術(shù)涉及面很廣，內(nèi)容豐富，主要應(yīng)掌握如下四個方面的內(nèi)容 :(1)大規(guī)?？删幊踢?輯器件 ； (2)硬件描述語言 ； (3)軟件開發(fā)工具 ； (4)實驗開發(fā)系統(tǒng)。其中大規(guī)?？删幊踢壿嬈骷抢?EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的載體，硬件描述語言是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的主要表達(dá)手段，軟件開發(fā)工具是利用 EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的智能化的自動設(shè)計工具，實驗開發(fā)系統(tǒng)則是利用 EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的下載工具及硬件驗證工具 [5]。 硬件描述語言 (HDL)是相對于一般的計算機(jī)軟件語言如 C、 Pascal而言的。 HDL是用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式 [6]。 HDL具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力 [7]。用 HDL 進(jìn)行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點(diǎn)是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時間和精力。 EDA技術(shù)與傳統(tǒng)電子設(shè)計方法的比較 與傳統(tǒng)的電子設(shè)計方法相比， EDA 技術(shù)對于復(fù)雜電路的設(shè)計和調(diào)試都比較簡單，如果某一過程存在錯誤，查找和修改起來比較方便，而且 EDA技術(shù)的可移植性很強(qiáng)。 陜西理工學(xué)院畢業(yè)設(shè)計 第 5 頁 共 38 頁 由于可編程邏輯器件性能價格比的不斷提高，開發(fā)軟件功能的不斷完善，而且由于用 EDA 技術(shù)設(shè)計電子系統(tǒng)具有用軟件的方式設(shè)計硬件 ， 設(shè)計過程中可用有關(guān)軟件進(jìn)行各種仿真 ， 系統(tǒng)可現(xiàn)場編程，在線升級 ， 整個系統(tǒng)可集成在一個芯片上等特點(diǎn) ，比起傳統(tǒng)的設(shè)計方法可編程邏輯器件更符合現(xiàn)在數(shù)字電路設(shè)計的需求。 傳統(tǒng)機(jī)電設(shè)備的電器控制系統(tǒng)，如果利用 EDA 技術(shù)進(jìn)行重新設(shè)計或進(jìn)行技術(shù)改造，不但設(shè)計周期短、設(shè)計成本低，而且將提高產(chǎn)品或設(shè)備的性能，縮小產(chǎn)品體積，提高產(chǎn)品的技術(shù)含量，提高產(chǎn)品的附加值 [8]。 VHDL (1) VHDL簡介 VHDL 是一種用于電路設(shè)計的高級語言。它在 80 年代的后期出現(xiàn)。最初是由 美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的 計算機(jī)高級語言 。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ， 及端口）和內(nèi)部（或稱不可視部分） 設(shè)計 [9]。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè) 計的基本點(diǎn)。 (2) VHDL的特點(diǎn) ① 功能強(qiáng)大、設(shè)計靈活 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的 源代碼 來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計，這是其他硬件描述語言所不能比擬的。 VHDL 還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持 層次化設(shè)計。 ② 支持廣泛、易于修改 由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù) EDA 工具幾乎都支持VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用 VHDL 編寫的源代碼，因為 VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。 ③ 強(qiáng)大的系統(tǒng)硬件描述能力 VHDL 具有多層次的設(shè)計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外， VHDL 支持慣性延遲 和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型 。 ④ 獨(dú)立于器件的設(shè)計、與工藝無關(guān) 陜西理工學(xué)院畢業(yè)設(shè)計 第 6 頁 共 38 頁 設(shè)計人員用 VHDL 進(jìn)行設(shè)計時，不需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進(jìn)行設(shè)計的優(yōu)化。當(dāng)設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。 ⑤ 很強(qiáng)的移植能力 VHDL 是一 種標(biāo)準(zhǔn)化的硬件描述語言，同一個設(shè)計描述可以被不同的工具所支持，使得設(shè)計描述的移植成為可能。 ⑥ 易于共享和復(fù)用 VHDL 采用基于庫（ Library）的設(shè)計方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進(jìn)行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計。 (3) VHDL的優(yōu)勢 ① 與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能 力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模 電子系統(tǒng) 的重要保證。 ② VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬 [10]。 ③ VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能 ， 符合市場 大規(guī)模系統(tǒng) 、 高效 、 高速的完成 且 必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn) 的需求 。 ④ 對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 ⑤ VHDL 對設(shè)計的描述具有相對獨(dú)立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必 知道 最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計。 MAX+PLUSⅡ (1) 軟件簡介 Max+plusⅡ 是 Altera 公司 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大 可編程邏輯器件 的供應(yīng)商之一 。 Max+plusⅡ 界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA軟件 。在 Max+plusⅡ 上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程 [11]。 (2) 軟件開發(fā)系統(tǒng)的特點(diǎn) ① 開放的界面 Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty， Viewlogic和其它公司所提供的 EDA 工具接口。 ② 與結(jié)構(gòu)無關(guān) 陜西理工學(xué)院畢業(yè)設(shè)計 第 7 頁 共 38 頁 Max+plusⅡ 系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、 FLEX6000、MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。 ③ 完全集成化 Max+plusⅡ 的設(shè)計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期 [12]。 ④ 豐富的設(shè)計庫 Max+plusⅡ 提供豐富的庫單元供設(shè)計者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 ⑤ 硬件描述語言（ HDL） Max+plusⅡ 軟件支持各種 HDL 設(shè)計輸入選項，包括 VHDL、 Verilog HDL 和 Altera 自己的硬件描述語言 AHDL。 CPLD （ 1） CPLD 簡介 CPLD 主要是由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連 矩陣 單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于 CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點(diǎn)。 （ 2） CPLD的 發(fā)展歷史及應(yīng)用領(lǐng)域 20世紀(jì) 70 年代，最早的可編程邏輯器件 PLD 誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因為它的硬 件結(jié)構(gòu)設(shè)計可由 軟件 完成（相當(dāng)于房子蓋好后人工設(shè)計局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。為彌補(bǔ) PLD 只能設(shè)計小規(guī)模電路這一缺陷， 20 世紀(jì) 80 年代中期，推出了復(fù)雜可編程邏輯器件 CPLD。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測控設(shè)備等方面。 （ 3） CPLD 器件 的 特點(diǎn) 它具有編程靈活、集成度高、 設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價格大眾化等特點(diǎn)，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn) (一般在 10,000件以下 )之中。幾乎所有應(yīng)用中小規(guī)模通用 數(shù)字集成電路 的場合均可應(yīng)用 CPLD 器件。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計和應(yīng)用成為電子工程師必備的一種 技能。 陜西理工學(xué)院畢業(yè)設(shè)計 第 8 頁 共 38 頁 3 交通燈控制系統(tǒng) 方案論證 設(shè)計方案及論證 （ 1）設(shè)計