【正文】 控制模塊的 VHDL 程序 .......... 31 乒乓球板接球控制模塊程序仿真圖 ........... 32 失球計數(shù)器的低位計數(shù)模塊 (COU10)設(shè)計 .......... 33 失球計數(shù)器的低位計數(shù)模塊 ................. 33 失球計數(shù)器的低位計數(shù)模塊 VHDL 程序 ........ 33 失球計數(shù)器的低位計數(shù)模塊程序仿真圖 ....... 34 失球計數(shù)器的高位計數(shù)模塊 (COU4)設(shè)計 ........... 35 失球計數(shù)器的高位計數(shù)模塊 ................. 35 失球計數(shù)器的高位計數(shù)模塊 VHDL 程序 ........ 35 失球計數(shù)器的高位計數(shù)模塊程序仿真圖 ....... 36 乒乓球行進方向控制模塊 (MWAY)設(shè)計 ............. 37 VI 乒乓球行進方向控制模塊 ................... 37 乒乓球行進方向控制模塊 VHDL 程序 .......... 37 乒乓球行進方向控制模塊程序仿真圖 ......... 38 芯片選擇以及資源分配情況 .......................... 39 總結(jié) .............................................. 41 致 謝 ............................................ 42 參考文獻 .......................................... 43 1 前言 電子系統(tǒng)設(shè)計的變革是從八十年代中期開始的。這些器件最大的特點是用戶可編程，使電子系統(tǒng)設(shè)計工程師通過利用與器件兼容的 EDA 軟件，在辦公室或?qū)嶒炇依锞涂梢栽O(shè)計自己的專用集成電路（下稱 ASIC）系統(tǒng)，實現(xiàn)用戶規(guī)定的各種專門用途，因此構(gòu)成了可編程 ASIC 類器件應(yīng)用的廣闊前景，推動了數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)的形成與發(fā)展。由于這種方式給廠家和用戶都帶來好處 而受到歡迎，發(fā)展也特別迅速，已經(jīng)成為一個很重要的實現(xiàn) ASIC 的手段。目前，F(xiàn)PGA/CPLD 產(chǎn)品可以完成更加復(fù)雜的工作，其應(yīng)用范圍擴展到了數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器儀表、工業(yè)控制、軍事和航空航天等更廣泛的領(lǐng)域。 本論文分為三個大的 部分： ? 第一個部分： EDA技術(shù) 介紹 ? 第二個部分： VHDL硬件描述語言 介紹 ? 第三個部分：乒乓球游戲電路設(shè)計 2 1 EDA 技術(shù)介紹 EDA 技術(shù)的發(fā)展與應(yīng)用 前言 現(xiàn)代電子設(shè)計技術(shù)的核心是 EDA（ Electronic Design Automation）技術(shù)。 EDA 技術(shù)使得設(shè)計者的工作僅限于利用軟件方式，即利用硬件描述語言和 EDA 軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。 (1) 七十年代為 CAD 階段，這一階段人們開始用計算機輔助進行IC 版圖編輯和 PCB 布局布線，取代了手工操作，產(chǎn)生了計算機輔助設(shè)計的概念。CAE 的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線， PCB 后 分析。盡管 CAD/CAE 技術(shù)取得了巨大的成功，但并沒有把人從繁重的設(shè)計工作中徹底解放出來。基于以上不足，人們開始追求貫徹整個設(shè)計過程的自動化，這就是 ESDA 即電子系統(tǒng)設(shè)計自動化。 自頂向下 的設(shè)計方法 10 年前，電子設(shè)計的基本思路還是選擇標(biāo)準(zhǔn)集成電路 自底向上 （ BottomUp）地構(gòu)造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦地建造金字塔，不 僅效率低、成本高而且還容易出錯。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的 一次成功率。 ASIC 按照設(shè)計方法的不同可分為 ： 全定制ASIC，半定制 ASIC，可編程 ASIC（也稱為可編程邏輯器件） 。優(yōu)點是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。半定制 ASIC 芯片的版圖設(shè)計方法有所不同，分為門陣列設(shè)計法和標(biāo)準(zhǔn)單元設(shè)計法，這兩種方法都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代 4 價來縮短開發(fā)時 間?？删幊踢壿嬈骷云呤甏詠?，經(jīng)歷了 PAL、 GAL、 CPLD、 FPGA 幾個發(fā)展階段，其中 CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達 200 萬門 /片，它將掩膜 ASIC 集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴大時，它可以很容易的轉(zhuǎn)由掩膜 ASIC 實現(xiàn)，因此開發(fā)風(fēng)險也大為降低 。 FPGA／ CPLD 簡介 FPGA／ CPLD 的結(jié)構(gòu)特點和原理 基于 SRAM 編程的 FPGA 結(jié)構(gòu)及原理 所謂 SRAM FPGA，從結(jié)構(gòu)上而言，主要由 3 個部分組成：可編程邏輯塊（ CLB） 、可編程輸入 /輸出模塊（ IOB） 和可編程內(nèi)部連線 （ PI） 。 圖 FPGA 結(jié)構(gòu)原理圖 XILINX 的 SRAM FPGA 結(jié)構(gòu)主要有兩個方面的創(chuàng)新概念。正是由于這個 LCA 分布結(jié)構(gòu)，使之具有門陣列和可編程邏輯器件的雙重特性。雖然 LCA 看起來不像 PLD 的與 /或陣列結(jié)構(gòu)，但對于用戶而言，最類似于一個 PLD。 其次，另一個創(chuàng)新的概念在于：其芯片邏輯功能的配置基于內(nèi)部陣列分布 SRAM 原理。同樣，允許 LCA 靠簡單地加載新的數(shù)據(jù)進行配置 SRAM 單元，以實現(xiàn) FPGA 芯片的新功能定義的編程，實際上就是 由加載于 SRAM 上的配置數(shù)據(jù)決定和控制各個 CLB、 IOB 及內(nèi)部連線 PI 的邏輯功能和它們之間的相互連接關(guān)系?？傊瑢τ? XILINX 的 SRAM FPGA，其 LCA 的功能配置均是由點陣分布于芯片的存儲單元 — SRAM 來實現(xiàn)的，通常由 XILINX 提供的設(shè)計實現(xiàn)系統(tǒng)產(chǎn)生配置 LCA 的數(shù)據(jù)文件，通過其數(shù)據(jù)配置接口 ，采用一定的設(shè)置模式，加載于其中。XILINX 之外別的公司的 FPGA 器件也類似。圖 所示 Xilinx FPGA 中 SRAM 的基本單元結(jié)構(gòu)，它是由兩個 CMOS 反相器和一個用來控制讀寫的 MOS 傳輸開關(guān)構(gòu)成的。在一般情況下， MOS 傳輸開關(guān)處于斷開狀態(tài)，它并不影響單元的穩(wěn)定性，且能耗極低。在可靠性實驗中，即使存在很高劑量的α輻射也不會產(chǎn)生軟錯誤。在其新近開發(fā)的產(chǎn)品中， Xilinx 重新定義了未來的可編程邏輯，為用戶提供 ， 和 5v 可編程邏輯系列選擇，并利用先進的 、 、 工藝技術(shù)生產(chǎn)出低成本、高性能的可編程邏輯產(chǎn)品。其特點在于：芯片功能的定義由陣列分布 EPROM 或 E2PROM 型的下拉 MOS 開關(guān)來控制；其 LB 的邏輯資源要比 SRAM FPGA 的 CLB 大得多，也就是說，單個 CLB 能夠?qū)崿F(xiàn)更為復(fù)雜的邏輯功能。 圖 CPLD 及其邏輯塊結(jié)構(gòu) 7 FPGA／ CPLD 芯片進行設(shè)計的一般流程 設(shè)計的一般流程如圖所示。 圖 設(shè)計的一般流程 ? 設(shè)計輸入 利用硬件描述語言 HDL語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層 (從抽象 到具體 )逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。 ? 功能仿真 驗證設(shè)計的邏輯功能，在設(shè)計輸入過程中，對部分功能或整個設(shè)計均可進行仿真。 ? 器件測試 在器件編程后，通過實驗或借助于測試工具，測試器件最終功能和性能指標(biāo)。 Max+plusII是 Altera公司的 PLD開發(fā)軟件，使用者眾多。 HDL邏輯綜合軟件：這類軟件將把 HDL語言翻譯成最基本的與或非門的連接關(guān)系 (網(wǎng)表 )，輸出 edf文件， 導(dǎo)給 FPGA／ CPLD廠家的軟件進行試配和布線。 9 FPGA／ CPLD 未來發(fā)展方向 以 FPGA、 CPLD 為代表的現(xiàn)場可編程邏輯電路的主要發(fā)展方向為： 1）、為了迎接系統(tǒng)級芯片時代，向密度更高、速度更快、頻帶更寬的數(shù)百萬門超大規(guī)模的方向發(fā)展。 3）、為了適應(yīng)全球 環(huán)保潮流，向低壓、低功耗的綠色元件方向發(fā)展。 深亞微米技術(shù)的發(fā)展正在推動片上系統(tǒng)（ SOPC）的發(fā)展。而 SOPC 要利用深亞微米技術(shù)才能實現(xiàn)。與以往的芯片設(shè)計不同， SOPC 需要對 IC 和產(chǎn)品中實現(xiàn)的方法進行根本的重新評估。這種方法的主 要要素是： a、 系統(tǒng)級設(shè)計方法； b、 高級的多處理器和特長指令字（ VLIW）； c、應(yīng)用級映射和編譯。系統(tǒng)級設(shè)計是把一個應(yīng)用當(dāng)作一個并行的通信任務(wù)系統(tǒng)的設(shè)計，其著重點放在設(shè)計活動的并行性以及在整個應(yīng)用中利用高度并發(fā)的特性。 為了實現(xiàn) SOPC，國際上著名的現(xiàn)場可編程邏輯器件的廠商都為此而努力，開發(fā)出適于系統(tǒng)集成的新器件和開發(fā)工具，進 一步促進了 SOPC 的發(fā)展。這種語言首次開發(fā)出來時，其目標(biāo)僅是作為一個電路文本化的一種標(biāo)準(zhǔn)，為了使人們用文本方式描述設(shè)計能夠被其它人所理解。 VHDL 于 1987 年由 IEEE1076 標(biāo)準(zhǔn)所確認。 1993 年， IEEE1076 標(biāo)準(zhǔn)被升級、更新，新的 VHDL 標(biāo)準(zhǔn)為 IEEE1164。 20 世紀(jì) 90 年代，引起數(shù)字系統(tǒng)設(shè)計方式發(fā)生突破性技術(shù)變革的技術(shù)是 VHDL 技術(shù)。今天， VHDL 已成為數(shù)字電路和系統(tǒng)的描述、建模、綜合的工業(yè)標(biāo)準(zhǔn)。其傳統(tǒng)的設(shè)計技術(shù)，諸如卡諾圖，常用來生成在 PLD 中實現(xiàn)設(shè)計功能的設(shè)計方程。同樣，傳統(tǒng)的設(shè)計也可采用電路圖輸入的方式，以電路模塊的積木形式，構(gòu)架系統(tǒng)電路和實現(xiàn)系統(tǒng)功能。同樣，圖形輸入設(shè)計方式也是有局限的。但是，對于大型復(fù)雜的設(shè)計，純圖形的輸入也是 有其弊端的： 1）控制邏輯往往仍必須用傳統(tǒng)設(shè)計技術(shù)產(chǎn)生。 3）圖的方式經(jīng)常需要附一個文本來描述其設(shè)計構(gòu)思和功能，用英語或其他語言形式以能夠?qū)τ脩籼峁┰O(shè)計解釋。較詳細地來概括，它應(yīng)該能促進設(shè)計輸入、設(shè)計理解、設(shè)計維護的便利和快捷。它應(yīng)該是開放的、非專用的、工業(yè)界能接受的 標(biāo)準(zhǔn)。它支持階層結(jié)構(gòu)的復(fù)雜設(shè)計和從門級到系統(tǒng)級的設(shè)計，而且可以用于邏輯電路的描述、綜合，并可以支持多層次的設(shè)計描述。無論是從文本的組合利用，還是綜合，以及對器件和系統(tǒng)的模擬方面， VHDL 都是一個較好的選擇。在 500－ 100000 門的大容量 CPLD 和 FPGA 的應(yīng)用設(shè)計中，工程師若采用以 往的布爾方程或門級的描述方式，難以快速和有效地完成設(shè)計。它能夠提供支持設(shè)計單元庫的創(chuàng)建，以存儲在附屬子設(shè)計中重復(fù)使用的元件。 1．功能和靈活性 VHDL 具有強大的語言結(jié)構(gòu)，可用簡單明了的代碼描述來進行復(fù)雜 12 控制邏輯的設(shè)計。 VHDL 是一種設(shè)計、模擬、綜合的標(biāo)準(zhǔn)硬 件描述語言。對于同一個設(shè)計描述，可以采用多種不同器件結(jié)構(gòu)來實現(xiàn)其功能。 VHDL 支持多種形式的設(shè)計描述，為有不同需要的設(shè)計者提供了方便。這時發(fā)現(xiàn)設(shè)計上的錯誤就能夠在設(shè)計實現(xiàn)之前給予糾正。從一個平臺移植到另一個平臺上去執(zhí)行。在某 EDA 工具中構(gòu)成的技術(shù)訣竅，在其他工具中同樣可以采用。后者開始設(shè)計之前，無需了解采用何種器件。生成選項的器件結(jié)構(gòu)的邏輯功能。為了衡量綜合質(zhì)量，同樣可用不同的綜合工具對綜合結(jié)果進行分析、評估。當(dāng)產(chǎn)品的產(chǎn)量達到相當(dāng)?shù)臄?shù)量時，采用 VHDL 能很容易地幫助設(shè)計者轉(zhuǎn)化成 ASIC 的設(shè)計，可以確保 ASIC 廠商交付出優(yōu)良品質(zhì)的器件產(chǎn)品。 VHDL 語言使設(shè)計描述快捷、方便，可編程邏輯應(yīng)用則將產(chǎn)品設(shè)計的前期風(fēng)險投資降至最低，并促進設(shè)計的快速復(fù)制簡單易行。 VHDL 和可編程邏輯的黃金組合作為一種強有力的設(shè)計方式，將為設(shè)計者的產(chǎn)品上市帶來創(chuàng)紀(jì)錄的速度。而且，一個 VHDL 程序按需要調(diào)用不同的庫和程序包。不同的庫存放不同的設(shè)計單元，不同的編譯軟件相同功能的庫的名稱也不盡相同。 比如要調(diào)用 IEEE 庫，則可以用 Library ieee 語句調(diào)用。例如，下面的語句就實現(xiàn)了調(diào)用程序包 std_logic_1164 中的所有單元 (all)。 Use library 。實體說明主要描述設(shè)計實體的輸入和輸出 (I/O)，也可以描述一些參數(shù)化的數(shù)值。 如： library ieee。 entity eqp4 is port( a,b:in std_logic_vector(3 downto 0)。 end eqp4。 3．構(gòu)造體 15 構(gòu)造體主要用來說明實體的存在，即描述一個實體的功能。這 些格式可