【正文】 2fs 2FSK 調(diào)制 模擬調(diào)頻 2FSK 信號可利用一個矩形脈沖序列對一個載波進(jìn)行調(diào)頻而獲得，這是頻率鍵控通信方式早期采用的實(shí)現(xiàn)方法，被稱為模擬調(diào)頻。 圖 23 模擬調(diào)頻 鍵控法 鍵控法是利用受矩形脈沖序列控制的開關(guān)電路對兩個不同的獨(dú)立頻率源進(jìn)行選通。 圖 24 鍵控法 理論上數(shù)字調(diào)制與模擬調(diào)制在本質(zhì)上沒有什么不同，它們都是屬正弦波調(diào)制。這些特點(diǎn)主要是： 第一，數(shù)字調(diào)制信號的產(chǎn)生，除把數(shù)字的調(diào)制信號當(dāng)作模擬信號的特例而直接采用模擬調(diào)制方式產(chǎn)生數(shù)字調(diào)制信號外，可以采用鍵控載波的方法。 2FSK 解調(diào) 2FSK 信號常用的解調(diào)方法為相干解 調(diào)和非相干解調(diào) ，另外還有鑒頻法等。 原理圖如下： 圖 25 相干解調(diào)原理圖 非相干解調(diào) 非相干解調(diào)與相干解調(diào)不同，它是利用脈沖檢測已調(diào)信號的周期，以區(qū)分已調(diào)信號的高低電平，從而判斷已調(diào)信號。這就是過零檢測的基本思想，其原理如圖所示。將其變換成具有一定寬度的矩形波，并經(jīng)低通濾波器濾除高次諧波，便能得到對應(yīng)于原數(shù)字信號的基帶脈沖信號。 整個系統(tǒng)的輸入時鐘，在硬件中是由晶體震蕩器完成的。 功能模塊設(shè)計(jì) 1 分頻器 在數(shù)字邏輯電路設(shè)計(jì)中分頻器是一種基本電路通常用來對某個給定頻率進(jìn)行分頻以得到所需的頻率整數(shù)分頻器的實(shí)現(xiàn)非常簡單可采用標(biāo)準(zhǔn)的計(jì)數(shù)器也可以采用可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)但在某些場合下時鐘源與所需的頻率不成整數(shù)倍關(guān)系此時可采用小數(shù)分頻器進(jìn)行分頻 圖 31 分頻器分頻系數(shù)為 的分頻器電路可由一個異或門、一個模 N計(jì)數(shù)器和一個二分頻器組成在實(shí)現(xiàn)時模 N 計(jì)數(shù)器可設(shè)計(jì)成帶預(yù)置的計(jì)數(shù)器這樣可以實(shí)現(xiàn)任意分頻系數(shù)為 的分頻器 1，這樣的序列叫最長線性反饋移位寄存器序列或 m 序列。它具有如下性質(zhì)： 1．序列的平衡性： m 序列一個周期中“ 1”的個數(shù)比“ 0” 多 1，且 1 的個數(shù)為 2n1， 0 的個數(shù)為 2n11。 3．在周期為 p 21 的 m 序列中，總共有 2 個游程，有一個長度為 n 的 1 游程，一個長度為 n1 的 0 游程。在硬件中可使用移位寄存器來產(chǎn)生。 在這里用一種帶有兩個反饋抽頭的 3 級反饋移位寄存器得到一串“ 1110010”循環(huán)序列，并采取措施防止進(jìn)入全“ 0”狀態(tài)。 m 序列產(chǎn)生器的電路結(jié)構(gòu)如圖。 數(shù)據(jù)分配器的功能：將傳送來的或處理后的信息分配到各通道去。 當(dāng)信號為 1 時，波形與 f1 相同，說明數(shù)據(jù)選擇器選擇了 f1 這路數(shù)據(jù)。 跳變檢測 將跳變檢測引入正弦波的產(chǎn)生中，可以使每次基帶碼元上升沿或下降 沿到來時應(yīng)輸出波形位于正弦波形的 0 相位處，此電路的設(shè)計(jì)主要是便于觀察，確保示波器上成為一個連續(xù)的波形。 圖 33 信號跳變檢測電路 4 正弦信號產(chǎn)生 用數(shù)字電路和 DAC 變換器可以產(chǎn)生要求的模擬信號。本例要求得到的是 2 個不同頻率的正弦信號，實(shí)驗(yàn)中對正弦波每個周期采樣 10 個點(diǎn)，即采樣速率為原正弦信號頻率的 10 倍，因此完全可 以在接收端將原正弦信號不失真地恢復(fù)出來，從而可以在接收端對 FSK 信號正確地解調(diào)。采樣點(diǎn)的個數(shù)與分辨率的大小主要取決于 CPLD/FPGA 器件的容量，其中分辨率的高低還與 DAC 的位數(shù)有關(guān)。 波形的降噪 兩個不同頻率的載波對基帶信號進(jìn)行調(diào)制。 FIR 濾波器是有脈沖響應(yīng)的濾波器。數(shù)學(xué)上表示為： 2 FIR 濾波器的設(shè)計(jì) 在這里，是利用頻率采樣來對 FIR 濾波器進(jìn)行設(shè)計(jì)的。 圖 34 FIR 直接型網(wǎng)絡(luò)結(jié)構(gòu) 2FSK 解調(diào)器設(shè)計(jì) 載波信號經(jīng)過帶通濾波后整形形成寬帶不同的方波，這些方波代表不同的碼元；鑒頻器確定對應(yīng)載波頻率，根據(jù)頻率判決對應(yīng)碼元，實(shí)現(xiàn) FSK 解調(diào)涉及的技術(shù)問題比調(diào)制難度大，一般要使用帶通濾波器、倍頻器、鎖相環(huán)等，電路較為復(fù)雜。 +PLUS II 是Altera 公司專門為研制 PLD 而開發(fā)的軟件。 +PLUS II的版本不斷升級，功能也越來越強(qiáng)大。它支持 Altera 公司不同結(jié)構(gòu)的器件，可在多種平臺上運(yùn)行。豐富的圖形界面，可隨時訪問的在線幫助檔案，是用戶能夠快速輕松地掌握和使用 +PLUS II 軟件。使用該軟件，用戶從開始設(shè)計(jì)邏輯電路到完成器件下載編程一般只需數(shù)小時時間，其中設(shè)計(jì)的編譯時間僅需數(shù)分鐘。 +PLUS II 除支持 Altera 公司的器件外，對別的公司的 PLD 器件也有很好的支持 2 與器件獨(dú)立。 +PLUS II 具有開放的界面，提供豐富的邏輯功能庫供設(shè)計(jì)人員調(diào)用，還具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己的宏功能模塊。 +PLUS II 軟件支持各種 HDL 語言設(shè)計(jì)輸入。 2FSK 調(diào)制解調(diào)算法 m 序列算法 M 序列算法部分 vhdl 程序如下（完整程序見附錄Ⅰ）： signal a： std_logic_vector 2 downto 0 ； BEGIN process start begin if start39。139。event and start 39。 then a 2 a 1 xor a 0 or not a 0 or a 1 or a 2 ； end if； end process； y a 0 ； PROCESS clk BEGIN IF clk39。139。039。 計(jì)數(shù)清零 ELSE count1 count1 + 1。 END IF 。 PROCESS clk BEGIN 占空比 1/16 IF clk39。139。139。 ELSE f16 39。 。 END IF 。 本程序的算法是： 每次檢測上升沿，計(jì)數(shù)器加 1，加到‘ 1111’時清零，并賦值‘ 1’給 f16，還沒加到‘ 1111’，則賦值‘ 0’給 f16，這樣就產(chǎn)生了占空比為 1/16 的頻率，并且頻率由時鐘的 16 分頻得來。 為滿足要求，只需將程序中的 2 進(jìn)制數(shù)改變，即可實(shí)現(xiàn)不同頻率與不同占空比的變化。 使用 +plusⅡ軟件的 vhdl 文本輸入功能并進(jìn)行時序仿真，得到如下仿真圖： 圖 43 分頻器仿真 時鐘信號頻率 80mhz， 由圖可以看出 f16 占空比是 1/16，頻率為 5mhz， f4占空比是 1/4，頻率為 20mhz； count1， coune2 為計(jì)數(shù)器，都是中間變量。 數(shù)據(jù)選擇器算法 數(shù)據(jù)選擇器算法部分 vhdl 程序如下（完整程序見附錄Ⅲ）： process f1， f2， y begin if y 39。 then z f2 。 end if。 本程序算法十分簡單： 當(dāng)基帶信號為高電平時選擇 f1，低電平是選擇 f2。 使用 +plusⅡ軟件的 vhdl 文本輸入功能并進(jìn)行時序仿真，得到如下仿真圖： 圖 45 數(shù)據(jù)選擇器仿真 由圖可以看出，基帶信號為高電平時選擇了 f1，低電平是選擇了 f2， fi 周期為 5ns， f2 周期為 20ns，基帶信號周期 100ns。event and start 39。 THEN ca 0。 END PROCESS。event and z 39。 THEN ca ca + 1。 END PROCESS。event and start 39。 THEN cb ca。 END PROCESS。139。139。139。039。 END PROCESS 本程序的算法是： 系統(tǒng)檢測同步信號上升沿，同時計(jì)數(shù)器清零；當(dāng)調(diào)制信號處于上升沿時，計(jì)數(shù)器開始計(jì)數(shù)，每次上升沿時，計(jì)數(shù)器加 1；當(dāng)系統(tǒng)檢測同步時鐘的下降沿時，檢測計(jì)數(shù)器的數(shù)值，當(dāng)計(jì)數(shù)器為 0， 1， 2 時，基帶信號被賦值為 0；當(dāng)計(jì)數(shù)器為3， 4， 5 時，基帶信號被 賦值 1。 2FSK 調(diào)制解調(diào)完整算法 上面已經(jīng)將各個主要器件進(jìn)行了仿真，本節(jié)主要是將各器件組合在一起，進(jìn)行 2FSK 整體仿真。 下圖是各器件端口連接示意圖： 圖 49 端口連線 由于程序中已定義了端口名，故上圖的端口名不做修改。 參數(shù)設(shè)置： 同步信號 start 為 100khz； 時鐘信號 clk 為 4mhz； 頻率 1（即 f4）為 1mhz ，占空比 1/4。 下面是仿真圖： 圖 410 2FSK 調(diào)制解調(diào)時序仿真 由圖可以看出： 2FSK 的調(diào)制解調(diào)非常成功，基帶信號的調(diào)制很理想，其解調(diào)也很完美，調(diào)制前與解調(diào)后波形完全一致。 參數(shù)設(shè)置： 同步信號 start 為 100hz； 時鐘信號 clk 為 40khz； 頻率 1（即 f4）為 10khz ， 占空比 1/2。 下面是 仿真圖： 圖 411 2FSK 調(diào)制解調(diào)時序仿真 由圖可以看出： 2FSK 的調(diào)制解調(diào)同樣非常成功，基帶信號的調(diào)制很理想，其解調(diào)也很完美，調(diào)