【正文】 入法[9]（GDF）或硬件描述語(yǔ)言[13]（VHDL）設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，通過(guò)軟件仿真我們可以事先驗(yàn)證設(shè)計(jì)正確性，在PCB完成后還可以利用CPLD的在線修改能力隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。常用的設(shè)計(jì)方法有硬件描述語(yǔ)言（HDL）和原理圖設(shè)計(jì)輸入方法等。這種方法的優(yōu)點(diǎn)是直觀、便于理解、元器件庫(kù)資源豐富。更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。他們的共同特點(diǎn)是利用由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)不同而變化，更利于向ASIC的移植。 Quartus II的使用及主要設(shè)計(jì)流程Quartus II可以使設(shè)計(jì)者完成設(shè)計(jì)輸入、分析與綜合、仿真、布局布線、時(shí)序分析及編程下載等工作。QuartusⅡ與MATLAB和DSP Builder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實(shí)現(xiàn)SOPC系統(tǒng)開(kāi)發(fā)。尤其表現(xiàn)在：傳統(tǒng)設(shè)計(jì)是自底向上的設(shè)計(jì)，合格產(chǎn)品的設(shè)計(jì)總要反復(fù)多次試驗(yàn)，次數(shù)主要取決于經(jīng)驗(yàn)而且必須制成成品才能進(jìn)行儀器測(cè)量。 II進(jìn)行設(shè)計(jì)的各主要環(huán)節(jié)。本次實(shí)驗(yàn)中主要用到其中的原理圖輸入和VHDL輸入兩種方式。HDL語(yǔ)言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯等方面具有圖形化強(qiáng)、功能明確等特點(diǎn)。（2）分析與綜合：在完成設(shè)計(jì)輸入之后，即可對(duì)其進(jìn)行分析與綜合。最終獲得門(mén)級(jí)電路甚至更底層的電路網(wǎng)表描述文件。（3）仿真：仿真包括功能仿真和時(shí)序仿真。而時(shí)序仿真接近真實(shí)器件運(yùn)行特性的仿真，仿真精度高。（4）布局布線： 若功能仿真結(jié)果滿足邏輯設(shè)計(jì)，則可執(zhí)行布局布線。在Quartus II中，是使用由綜合中建立的數(shù)據(jù)庫(kù)，將工程的邏輯和時(shí)序要求與器件的可用資源相匹配。 （5）時(shí)序分析 Quartus II中的時(shí)序分析功能可以分析設(shè)計(jì)中所有邏輯的性能，并協(xié)助引導(dǎo)適配器滿足設(shè)計(jì)中的時(shí)序分析要求。 （6）引腳鎖定及下載 為了對(duì)設(shè)計(jì)工程進(jìn)行硬件測(cè)試，應(yīng)將其輸入輸出信號(hào)鎖定在芯片確定的引腳上。 Quartus II的原理圖輸入設(shè)計(jì)流程應(yīng)用數(shù)字邏輯電路的基本知識(shí)，使用Quartus II原理圖輸入法可以非常方便地進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)，應(yīng)用Quartus II原理圖輸入法，還可以把原有的使用中小規(guī)模的通用數(shù)字集成電路設(shè)計(jì)的數(shù)字系統(tǒng)移植到FPGA中。（2）編輯設(shè)計(jì)圖形文件，放置元件、連線、設(shè)定輸入輸出管教名稱。（4）時(shí)序仿真設(shè)計(jì)文件，得到方針波形驗(yàn)證設(shè)計(jì)結(jié)果。 VHDL語(yǔ)言簡(jiǎn)介VHDL的英文全名是VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于1982年。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。其中實(shí)體和結(jié)構(gòu)體是不可缺少的。庫(kù)存放已編譯的實(shí)體，結(jié)構(gòu)體，配置和包；實(shí)體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類(lèi)型，常數(shù)和子程序等；配置用于從庫(kù)中選取所需要單元來(lái)支持系統(tǒng)的不同設(shè)計(jì)，即對(duì)庫(kù)的使用。實(shí)體是描述系統(tǒng)的外部端口，實(shí)體說(shuō)明用于描述設(shè)計(jì)系統(tǒng)的外部端口輸入、輸出特征。配置為屬性選項(xiàng)，描述層與層之間、實(shí)體與結(jié)構(gòu)體之間的連接關(guān)系，比如高層設(shè)計(jì)需要將低層實(shí)體作為文件加以利用，這就要用到配置說(shuō)明，用于從庫(kù)中選取所需設(shè)計(jì)單元來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本。庫(kù)主要用于存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、程序包和配置，可由用戶自主生成或有ASIC芯片制造商提供相應(yīng)的庫(kù)，以便于設(shè)計(jì)中為大家所共享。VHDL設(shè)計(jì)VHDL文件程序包（Packages）聲明在設(shè)計(jì)或?qū)嶓w中將要用到的常數(shù)，數(shù)據(jù)類(lèi)型，元件及子程序等實(shí)體（Entities）聲明到其他實(shí)體及其他設(shè)計(jì)的接口，即定義本設(shè)計(jì)輸入輸出端口結(jié)構(gòu)體（Architectures）定義了實(shí)體的實(shí)現(xiàn)，即電路的具體描述 VHDL組成示意圖一個(gè)完整的VHDL設(shè)計(jì)必須包含一個(gè)實(shí)體和一個(gè)與之對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，以說(shuō)明采用不同方法來(lái)描述電路。要使用程序包時(shí)，可以用USE語(yǔ)句說(shuō)明。 一個(gè)程序包由兩大部分組成：包頭（Header）和包體（Package Body），其中包體是一個(gè)可選項(xiàng)，也就是說(shuō)，程序包可以只由包頭構(gòu)成。 （2）庫(kù)（Library） 庫(kù)是專門(mén)存放預(yù)先編譯好的程序包（package）的地方。由此可見(jiàn)，庫(kù)的好處就在于使設(shè)計(jì)者可以共享已經(jīng)編譯過(guò)的設(shè)計(jì)結(jié)果。實(shí)際中一個(gè)庫(kù)就對(duì)應(yīng)一個(gè)目錄，預(yù)編譯程序包的文件就放在此目錄中。庫(kù)說(shuō)明語(yǔ)句的作用范圍從一個(gè)實(shí)體說(shuō)明開(kāi)始到它所屬的構(gòu)造體、配置為止?！皊td”與“ieee”中所包含的程序包的簡(jiǎn)單解釋。設(shè)計(jì)的最頂層是頂層實(shí)體。 實(shí)體中定義了該設(shè)計(jì)所需的輸入/輸出信號(hào)，信號(hào)的輸入/輸出類(lèi)型被稱為端口模式，同時(shí)實(shí)體中還定義他們的數(shù)據(jù)類(lèi)型。 每個(gè)端口所定義的信號(hào)名在實(shí)體中必須是唯一的，說(shuō)明信號(hào)名的屬性包括端口模式和端口類(lèi)型，端口模式?jīng)Q定信號(hào)的流向，端口類(lèi)型決定端口所采用的數(shù)據(jù)類(lèi)型。 端口類(lèi)型（TYPE）有以下幾種類(lèi)型： Integer：可用作循環(huán)的指針或常數(shù)，通常不用于I/O信號(hào)； Bit：可取值“0”或“1”； std_ logic：工業(yè)標(biāo)準(zhǔn)的邏輯類(lèi)型，取值“0”，“1”，“X” 和“Z” ； std_ logic_ vector：std_ logic的組合，工業(yè)標(biāo)準(zhǔn)的邏輯類(lèi)型。實(shí)體的通信點(diǎn)是端口（PORT），它與模塊的輸入/輸出或器件的引腳相關(guān)聯(lián)。結(jié)構(gòu)體對(duì)其基本設(shè)計(jì)單元的輸入輸出關(guān)系可以用3種方式進(jìn)行描述，即行為描述（基本設(shè)計(jì)單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）。 一個(gè)完整的、能被綜合實(shí)現(xiàn)的VHDL設(shè)計(jì)必須有一個(gè)實(shí)體和對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可以對(duì)應(yīng)一個(gè)或多個(gè)結(jié)構(gòu)體，由于結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面，通常先編譯實(shí)體后才能對(duì)結(jié)構(gòu)體進(jìn)行編譯?？腕w主要包括以下3種：信號(hào)、常數(shù)、變量（Signal、Constant、Variable）。① 常數(shù)（Constant） 常數(shù)是一個(gè)固定的值。通常賦值在程序開(kāi)始前進(jìn)行，該值的數(shù)據(jù)類(lèi)型則在說(shuō)明語(yǔ)句中指明。 ② 變量（Variable） 變量只能在進(jìn)程語(yǔ)句、函數(shù)語(yǔ)句和過(guò)程語(yǔ)句中使用，它是一個(gè)局部量。變量說(shuō)明語(yǔ)句的格式如下： Variable 變量名：數(shù)據(jù)類(lèi)型 約束條件:=表達(dá)式； 變量的賦值符號(hào)“:=”。它除了沒(méi)有數(shù)據(jù)流動(dòng)方向說(shuō)明外，其它性質(zhì)幾乎和“端口”一致。信號(hào)說(shuō)明語(yǔ)句的格式如下： Signal 信號(hào)名：數(shù)據(jù)類(lèi)型 約束條件=表達(dá)式； 信號(hào)的賦值符號(hào)為“=”。被運(yùn)算符所運(yùn)算的數(shù)據(jù)應(yīng)該與運(yùn)算符所要求的類(lèi)型相一致。 （3） VHDL常用語(yǔ)句VHDL 常用語(yǔ)句分并行（Concurrent）語(yǔ)句和順序（Sequential）語(yǔ)句： 并行語(yǔ)句（Concurrent）:并行語(yǔ)句總是處于進(jìn)程（PROCESS）的外部。如when .else語(yǔ)句。如ifthenelse語(yǔ)句。當(dāng)數(shù)字基帶信號(hào)為二進(jìn)制時(shí)，則為二進(jìn)制振幅鍵控。對(duì)單極性不歸零的矩形脈沖序列而言，“1”碼打開(kāi)通路，送出載波；“0”碼關(guān)閉通路，輸出零電平，所以又稱為通斷鍵控OOK(onoff Keying)。 (23)幅移鍵控調(diào)制器可以用一個(gè)相乘器實(shí)現(xiàn),也可以用一個(gè)開(kāi)關(guān)電路來(lái)代替。 乘法器輸入信號(hào)s(t)s(t)coswcte2aske2ask (a) (b) 相乘法產(chǎn)生 開(kāi)關(guān)電路法產(chǎn)生 ASK解調(diào)原理二進(jìn)制序列幅移鍵控信號(hào)的解調(diào)，與模擬雙邊帶[10]AM信號(hào)的解調(diào)方法一樣，可以用相干解調(diào)或包絡(luò)檢波（非相干解調(diào)）實(shí)現(xiàn)， (a)、(b)所示。BPF乘法器抽樣判決抽樣判決LPF包絡(luò)檢波BPFLPFe2ASK(t)e2ASK(t)Cos(wt+α)位定時(shí)位定時(shí)輸出輸出(a)(b) ASK解調(diào)框圖 FSK的調(diào)制與解調(diào)原理正弦載波的頻率隨二進(jìn)制基帶信號(hào)在f1和f2兩個(gè)頻率點(diǎn)間變化，則產(chǎn)生二進(jìn)制移頻鍵控信號(hào)（2FSK信號(hào)）。 若二進(jìn)制基帶信號(hào)的1符號(hào)對(duì)應(yīng)于載波頻率f1，0符號(hào)對(duì)應(yīng)于載波頻率f2，則二進(jìn)制移頻鍵控信號(hào)的時(shí)域表達(dá)式見(jiàn)式24： (24)：振蕩器1 f1 振蕩器2 f2反相器選通開(kāi)關(guān)選通開(kāi)關(guān)相加器e2FSK(t) FSK調(diào)制框圖 FSK解調(diào)原理頻移鍵控信號(hào)[6]的解調(diào)也可以采用相干解調(diào)或非相干解調(diào)，原理與二進(jìn)制序列幅移鍵控信號(hào)的解調(diào)相同，只是必須使用兩套2ASK接收電路，（a）、（b）所示。低通濾波器相乘器帶通濾波器帶通濾波器帶通濾波器包絡(luò)檢波器包絡(luò)檢波器抽樣判決器相乘器低通濾波器抽樣判決器帶通濾波器定時(shí)脈沖定時(shí)脈沖(a)(b)Cosw1tCosw2t FSK解調(diào)框圖解調(diào)2FSK信號(hào)還可以用鑒頻法、過(guò)零檢測(cè)[6]法及差分檢波法等。 PSK的調(diào)制與解調(diào)原理在二進(jìn)制數(shù)字調(diào)制中，當(dāng)正弦載波的相位隨二進(jìn)制數(shù)字基帶信號(hào)離散變化時(shí)，則產(chǎn)生二進(jìn)制移相鍵控(2PSK)信號(hào)。帶通濾波器相乘器低通濾波器抽樣判決器e2psk(t)輸出定時(shí)脈沖 PSK解調(diào)框圖第三章 模塊方案設(shè)計(jì)與仿真 ASK的調(diào)制與解調(diào) ASK的調(diào)制方案?；鶐盘?hào)形成器乘法器帶通濾波器｛Ak｝cos2πfctUask(t) ASK的調(diào)制器原理圖 ASK的解調(diào)模塊。由y輸出調(diào)制信號(hào)。當(dāng)start信號(hào)為高電平時(shí)，進(jìn)行ASK調(diào)制；載波信號(hào)f通過(guò)系統(tǒng)時(shí)鐘四分頻獲得?？梢钥闯?，解調(diào)器包括分頻器、計(jì)數(shù)器、寄存器和判決器等。clkstartASK信號(hào)寄存器分頻器計(jì)數(shù)器判決器基帶信號(hào) ASK的解調(diào)原理圖 ASK解調(diào)模塊。由y輸出調(diào)制信號(hào)。當(dāng)start信號(hào)為高電平時(shí)，進(jìn)行ASK解調(diào)；在q=11時(shí)，m清零；在q=10時(shí)，根據(jù)m的大小對(duì)輸出基帶信號(hào)y的電平判決；在q為其他時(shí)，m記xx（x信號(hào)的寄存器）的脈沖數(shù)；輸出的基帶信號(hào)y滯后輸入的調(diào)制信號(hào)x10個(gè)clk。FSK是用兩個(gè)不同頻率的載波來(lái)代表數(shù)字信號(hào)的兩種電平，接收端收到不同的載波信號(hào)在進(jìn)行逆變化成為數(shù)字信號(hào)，完成信息傳輸過(guò)程。首先通過(guò)兩個(gè)獨(dú)立的分頻器產(chǎn)生不同頻率的載波信號(hào)，然后通過(guò)選通開(kāi)關(guān)選擇不同頻率的高頻信號(hào)，從而實(shí)現(xiàn)FSK調(diào)制。模塊有系統(tǒng)時(shí)鐘觸發(fā)，包括兩個(gè)輸入端：開(kāi)始調(diào)制信號(hào)start、基帶信號(hào)x。 FSK調(diào)制模塊圖 FSK調(diào)制仿真結(jié)果分析。 FSK調(diào)制仿真圖 FSK的解調(diào)方案FSK解調(diào)器與ASK解調(diào)器類(lèi)似，也是由分頻器、寄存器、計(jì)數(shù)器和判決器構(gòu)成，Clk寄存器分頻器Start調(diào)制信號(hào)計(jì)數(shù)器判決器基帶信號(hào) FSK的解調(diào)圖 FSK的解調(diào)模塊。由y輸出調(diào)制信號(hào)。當(dāng)start信號(hào)為高電平時(shí)，進(jìn)行FSK的解調(diào)；當(dāng)q=11時(shí)，m清零；在q=10時(shí)，根據(jù)m的大小對(duì)輸出基帶信號(hào)y的電平判決；在q為其他時(shí)，m記下xx的脈沖數(shù)；輸出的基帶信號(hào)y滯后輸入的調(diào)制信號(hào)x10個(gè)clk。CPSK是利用載波的不同去直接傳送數(shù)字信息是一種方式；DPSK則是用載波相位的相對(duì)變化來(lái)傳送數(shù)字信號(hào)，即利用前后碼之間的載波