【正文】 期的配合。 ? 而且它的行地址和列地址通過相同的管腳分先后兩次輸入，這樣地址引腳數(shù)可減少一半。 Vcc 1 24 Vss D1 2 23 D4 D2 3 22 D3 WE 4 21 CAS A8 1 16 Vss Din 2 15 CAS WE 3 14 DoutRAS 5 20 OE RAS 4 13 A6 Nc 6 19 A9 A10 7 18 A8 A0 5 12 A3 A2 6 11 A4 A0 8 17 A7 A1 7 10 A5 A1 9 16 A6 VDD 8 9 A7 A2 10 15 A5 A3 11 14 A4 Vcc 12 13 Vss(a) 256 1 DRAM芯 片( b ) 4 M 4 D R A M 芯片圖 4 . 1 4 兩種 D R A M 芯片(2) 動態(tài) RAM芯片的讀寫和再生 (刷新 )時序 ① 讀周期 ： (如圖 （ a） ) ? 實現(xiàn)讀操作，各信號的時間關系應符合下面的要求。 ☉ CAS信號應滯后 RAS一段時間，并滯后于列地址送到芯片地址輸入端的時間。 ☉ WE信號為高，并在 CAS有效之前建立。 ? WE信號為低，并在 CAS信號有效之前建立。 ③ 刷新： (圖 (c)) ? 動態(tài) RAM的存儲陣列中所有的存儲電容必須周期地重新充電，這一過程稱“刷新”。 ? 只送 RAS信號的一種“刷新”方法 ? 芯片中一行的所有元素被選中并進行“讀出”操作。 ? 由于沒有列地址和 CAS信號，各單元的數(shù)據(jù)讀寫彼此隔離，并且不會送到讀出電路。也可分為 4個 128*128并行連接，只需 128次刷新。 RAS信號送到所有芯片，使各芯片同時完成一行元素的刷新。每產(chǎn)生一行，這個地址自動加一，如此周而復始。 ① 集中式刷新 (圖 (a)) ? 整個刷新 間隔內(nèi)，前一段時間用于正常的讀 /寫操作。 ? 將 128 128存儲器刷新一遍，設讀寫周期為 ，刷新間隔為 2ms；前 3072個讀寫周期用來進行正常的讀 /寫操作， 而后 128個讀寫周期用來進行刷新操作。 ? 假定讀 /寫操作和刷新操作的時間都為 ，則一個存儲周期為 1μs。 ③ 異步刷新 ? 上述兩種方式結(jié)合起來構(gòu)成異步刷新。 ? 前 15μs可以進行 CPU的讀 /寫操作，而最后 刷新操作。 ? 有單獨的刷新控制器，刷新由單獨的時鐘、行計數(shù)與譯碼獨立完成；高檔微機中大部分采用這種方式。 (4) DRAM控制器 地址總線 刷新地址計數(shù)器地址多路開關行列地址刷新定時器仲裁電路控制信號 發(fā)生器讀/ 寫 RAS CAS WRDRAM存儲器CPU 圖4 . 1 7 D R A M 控制器結(jié)構(gòu)框圖(5) 新型 DRAM芯片 ? DRAM具有存儲密度大、功耗小、成本低等優(yōu)點，由于它需要定時刷新，對其工作速度有較大影響。 ? 刷新可以和讀寫并行操作，使芯片不能讀寫的時間減至最低程度。 列地址允許列地址寄存器1 1 位比較器上次讀行地址列地址譯碼5 1 2 4 S R A M前次讀出的行D R A M 讀寫I / O 控制和數(shù)據(jù)鎖存地址行地址譯碼D R A M 矩陣2 0 4 8 5 1 24行地址鎖存器行地址和 刷新控制讀允許片選寫允許數(shù)據(jù)(D0D3) R/WRefresh (A0A8)行地址( A 9 A 1 9 ) 圖4 . 1 8 E D R A M 結(jié)構(gòu)框圖② SDRAM（ Synronous DRAM） ? 傳統(tǒng) DRAM與處理機之間采用異步方式交換數(shù)據(jù)。 ? SDRAM采用成組傳送的工作方式，對順序訪問那些與第一次訪問的信息在同一行（ ROW）的數(shù)據(jù)時特別有用。 CKE CLK CS DQM WE CAS RAS A11控制邏輯工作方式寄存器列地址鎖存行地址鎖存 刷新計數(shù)器組計數(shù)器 列譯碼器行多路器行譯碼器Bank ADRAM ( 2 M 8 )行譯碼器Bank BDRAM ( 2 M 8 )數(shù)據(jù)輸出緩沖器數(shù)據(jù)輸入緩沖器緩沖器緩沖器 D Q0 D Q7圖 4 . 1 9 S D R A M 內(nèi)部邏輯示意圖４ . 3 半導體只讀存儲器 ■ 根據(jù)只讀存儲器的工藝，可分為： ROM PROM EPROM EEPROM（ E2PROM） 掩膜只讀存儲器（ masked ROM） ◆ 掩膜 ROM存儲的信息由生產(chǎn)廠家在掩膜工藝過程中“寫入”，用戶不能修改。 ? 結(jié)果為 “ 0”或 “ 1”，取決于該位的三極管發(fā)射極是否與相應的位線連通，連通則讀出 “ 1”，反 之讀出“ 0”。 ? 工作原理與雙極型相仿。 ◆ 有 PN結(jié)破壞型和熔絲燒斷型兩種 ? 寫入時，字線加電壓 E。 1. P—N結(jié)破壞型 PROM(圖 ) W （字線）燒穿D1存1未燒穿存0D0圖4 . 2 2 P N 結(jié)破壞型P R O MW （字線）D1 D0+E+E圖4 . 2 3 熔絲燒斷型P R O M未燒斷 燒斷存1 存0 ? 寫入時，在字線和位線向加高電壓，使熔絲燒斷，燒斷存 0，不燒斷存 1。 1. FAMOS EPROM的寫入 ? 漏極上加正高壓（ 20—30V），浮動柵上帶有足夠多的正電荷，電位可達 +10V左右，好象浮動柵上接有10V電源一樣，使 FAMOS管處于導通狀態(tài)。 2． FAMOS型 EPROM的讀出 ? 若 TD（ FAMOS）管柵極帶有正電荷，讀出“ 0”。 讀放+E地TG TD圖4 . 2 5 F A M O S 存儲電路xyF A M O S3. FAMOS芯片中信息的抹除 ? 用紫外線或 X射線照射，使能量大的光子與浮柵上的電荷發(fā)生能量交換和轉(zhuǎn)移，使空穴獲得足夠大的能量，通過 Sio2層返回襯底，浮柵不再帶電。 ◆ EPROM芯片 27256（ 32K 8） VppA12A7A6A5A4A3A2A1A0D0GND12345678910111213142827262524232221201918171615VccA14A13A8A9A11OED7CEA10圖4 . 2 6 I 2 7 2 5 6 引腳圖D6D5D4D3D1D2 電擦除電改寫只讀存儲器（ EEPROM） ◆ 電擦除電改寫只讀存儲器又叫 EEPROM或 E2PROM（ Electrically Erasable and Programmable Rom）。 ? E2PROM在每次寫入操作時執(zhí)行一個自動擦除，因此比 RAM的寫操作慢的多。 高速緩沖存儲器 工作原理 ◆ 設置高速緩存 (Cache)是為了解決 CPU和主存之間的速度匹配問題 ? 高檔微機中為獲得更高的效率，不僅設置了獨立的指令 Cache和數(shù)據(jù) Cache，還設置二級或三級 Cache 。 ? 地址映象以及和主存數(shù)據(jù)交換機構(gòu)全由硬件實現(xiàn)，并對程序員透明。 ? 主存和 Cache均是模塊化的（以頁為單位），并且兩者之間交換數(shù)據(jù)以頁為單位進行。這種替換算法可以是最近最少使用算法（ LRU）或其它算法，這由相應的管理邏輯來實現(xiàn)。 ? 訪存地址是同時送到 Cache和主存中的。 ? 地址變換、替換等步驟必須全部由硬件來完成。 ◆ Cache空間的分配以及數(shù)據(jù)交換都以頁為單位進行。 ◆ 映象函數(shù) ? 為了便于根據(jù) CPU送來的地址信息到 Cache中去讀取數(shù)據(jù)，必須有某種函數(shù)把主存地址映象成 Cache地址。 ? 選取何種映象方法，取決于在給定地址映象和變換的硬件條件下，能否達到高速度，以及能否使塊沖突的概率小。 ? 塊沖突：要調(diào)一個主存塊到 Cache中，而該主存塊要進入的 Cache塊已被其它主存塊占據(jù)。由映象函數(shù)還可以看出，主存頁號的低 C位（即 jmod 2c）正好是它要裝入的 Cache的頁號。 t位Cache主存標記頁面0標記頁面1標記頁面2C1頁面0頁面1頁面2C1頁面2C+1頁面2C+1+1頁面2m1圖 4 . 2 8 直接映象方式頁面標記 頁號 頁內(nèi)地址m位t 位 c 位 b位比較標記標記標記命中失靶C a c h e 讀出主存主存讀出數(shù)據(jù)總線主存地址圖 4 . 2 9 直接映象方式下，主存和C a c h e 的讀出過程...頁面2c頁面2C+11頁面2C+1............ ? 否則“不命中”（或失靶）， CPU直接從主存讀出。 ? 主存和 Cache的讀出 ? CPU訪問時，首先根據(jù)訪存地址中的 C位 (頁號 )，直接查出該主存對應的 Cache頁號。若一致，訪問“命中”，再根據(jù)頁內(nèi)地址(b位 )，從 Cache中讀數(shù)據(jù)。 2. 全相聯(lián)映象法 ? 對應關系（圖 ） ? 主存中任一頁可裝入 Cache內(nèi)任一頁的位置。 C a c h e主存頁 0頁 0頁 1頁 1┆頁 0┆┆頁2m1 圖4 . 3 0 全相聯(lián)映象法 ? 相聯(lián)表中無相同的頁號，表示主存頁未裝入 Cache，失靶，去主存讀。 ? 優(yōu)點是塊沖突概率最低；但查表速度難以提高。 3. 組相聯(lián)映象法 ? 組相聯(lián)映象法的映象規(guī)則 ? 將 Cache空間分成組，每組 2s頁（稱為 2s路相聯(lián)），Cache有 2q組。 m位 q位組區(qū) 字 ? 主存分成 2m個區(qū)，每區(qū)共有 2q頁。 0頁1頁......0頁1頁...1 2 7 頁...區(qū)0區(qū)1區(qū)220讀出比較失靶命中標記 組2 0 位5位7位1 2 7 組n組 0 組 1 組C a c h e ( 8 K B )地圵總線3 2 位C P U 送來地址圖4 . 3 2 組相聯(lián)映象規(guī)則字節(jié) 標記讀出 ? 主存地址構(gòu)成（圖 ）： ? 圖中， q=7，則 Cache有 128組； s=1，每組 2頁 (稱為 2路相聯(lián) )，每頁 32字節(jié)， Cache容量共為 8KB。 ? 主存 —Cache地址變換過程 ? 訪問存儲器時，根據(jù) CPU給出地址的中間 7位去 Cache中選擇某一組。 ? 若有一致者，則“命中”，再根據(jù)字地址從 Cache 中讀出內(nèi)容；若無一致者，則“失靶”，則根據(jù) CPU 地址去主存中讀出。比直接映象法靈活。 ? S的選取決定了頁沖突的概率和地址映象的復雜性。 替換算法 ? 常用的方法有 FIFO，及 LRU法，且常用命中率 （ Hit Ratio）來衡量 Cache存儲器的效果指標。 ? 如果此時出現(xiàn)頁沖突，就必須按某種策略將 Cache頁替換出來。 1. 先進先出法（ FIFO） ? 選擇最早裝入的 Cache頁為被替換的頁，采用這種算法，有可能產(chǎn)生較大的頁失效率。 414435254343352地址流11時刻 22 33 445162758192103114125 1 * 1 * 2 2 * 3 3 * 1 * 2 1 * 1 * 2 * 5 * 2 * 5 * 5 * 3 頁/ 組命 中 ˇˇ ˇ54354343432 1322 2 1 * 132143253