計(jì)算機(jī)組成原理ppt課件-在線瀏覽
2025-03-09 00:06本頁(yè)面
【正文】 XXXXXXXXXXXXXXD????????????????????????????????76532104 XXXXXXXX ???????…… 第 3章 數(shù)字邏輯基礎(chǔ) 【 例 34】 設(shè)計(jì) 8:3編碼器 3 76542 XXXXD ????76321 XXXXD ????75310 XXXXD ????第 3章 數(shù)字邏輯基礎(chǔ) 譯碼器（ Decoder） ?譯碼是編碼的相反過(guò)程 ?譯碼器是分析輸入編碼 、 產(chǎn)生對(duì)應(yīng)輸出的器件 – 將給定輸入代碼翻譯 （ 變換 ） 為對(duì)應(yīng)輸出信號(hào) – 當(dāng)輸入端加某一組合信號(hào)時(shí) ， 對(duì)應(yīng)這一組合的一個(gè)輸出端便有有效信號(hào)輸出 ?具體的譯碼器也有多種 – 二進(jìn)制譯碼器 ：將 n個(gè)輸入變換成 2n個(gè)輸出 – 碼制變換譯碼器 ：把一種形式的代碼轉(zhuǎn)換為另一種形式代碼 – 數(shù)字顯示譯碼器 ：使二進(jìn)制數(shù)值轉(zhuǎn)換為用于數(shù)碼管顯示的代碼 第 3章 數(shù)字邏輯基礎(chǔ) 【 例 35】 分析 2:4譯碼器 A1 A0 0 0 0 0 1 0 0 1 1 0 1 0 1 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1Y 0Y2Y3YS第 3章 數(shù)字邏輯基礎(chǔ) 加法器（ Adder） ?加法器實(shí)現(xiàn)二進(jìn)制整數(shù)的加法 – 半加器 （ HalfAdder） ：不考慮低位進(jìn)位 – 全加器 （ FullAdder） ：考慮低位進(jìn)位 ?半加器和全加器實(shí)現(xiàn)一位二進(jìn)制數(shù)的加法 第 3章 數(shù)字邏輯基礎(chǔ) 多位加法器 ?對(duì)于實(shí)際的多位數(shù)據(jù)相加 – 串行加法器 ?只用一個(gè)全加器 ， 一位一位地串行相加 – 并行加法器 ?用多個(gè)全加器同時(shí)對(duì)多位數(shù)據(jù)進(jìn)行相加 ?并行加法器處理進(jìn)位 – 行波進(jìn)位加法器 ?串行進(jìn)位 ， 低位相加的進(jìn)位連接到高位加法器 – 先行進(jìn)位加法器 ?并行進(jìn)位 ， 將所有進(jìn)位都直接從最低進(jìn)位生成 ALU 運(yùn)算器 第 3章 數(shù)字邏輯基礎(chǔ) 時(shí)序邏輯電路 ?時(shí)序邏輯電路 （ Sequential logic circuit） – 穩(wěn)定輸出值不僅取決于當(dāng)前輸入值的組合 ， 還與過(guò)去的輸入值 （ 即電路的原來(lái)狀態(tài) ） 有關(guān) – 由組合邏輯電路和存儲(chǔ)電路兩部分組成 – 存儲(chǔ)電路存在反饋回路 ， 記憶過(guò)去狀態(tài) ?同步時(shí)序邏輯電路 – 狀態(tài)變化由一個(gè)時(shí)鐘信號(hào) C（ Clock） 控制 – 這個(gè)時(shí)鐘對(duì)電路狀態(tài)起著同步變化的作用 ?異步時(shí)序邏輯電路 – 沒有統(tǒng)一的時(shí)鐘信號(hào)的時(shí)序電路 – 輸入信號(hào)的變化將直接引起電路狀態(tài)的改變 示意圖 第 3章 數(shù)字邏輯基礎(chǔ) 觸發(fā)器 ?具有邏輯 0和邏輯 1兩個(gè)穩(wěn)定狀態(tài) – 輸入信號(hào)沒有改變時(shí) ， 觸發(fā)器保持某個(gè)狀態(tài)穩(wěn)定不變 ， 即具有記憶的功能 – 在一定輸入信號(hào)作用下 ， 它可以從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個(gè)穩(wěn)定狀態(tài) ?觸發(fā)器具有接收輸入值并保存起來(lái)的作用 ?觸發(fā)器是記憶元件的基礎(chǔ) RS觸發(fā)器 D觸發(fā)器 JK觸發(fā)器 T觸發(fā)器 第 3章 數(shù)字邏輯基礎(chǔ) 1. 基本 RS觸發(fā)器 引入反饋，使得電路具有了記憶能力 輸入端 輸入端 反饋 輸出端 輸出端 第 3章 數(shù)字邏輯基礎(chǔ) 基本 RS觸發(fā)器的工作過(guò)程 功能表 R S 說(shuō)明 0 0 0 1 1 0 1 1 1 1 0 1 1 0 不變 不允許 置 0 置 1 保持 約束條件 ： R和 S不允許同時(shí)為 0 約束方程： R＋ S＝ 1 第 3章 數(shù)字邏輯基礎(chǔ) 基本 RS觸發(fā)器的功能 ?具有兩種穩(wěn)定的狀態(tài) – 只要 R＝ S＝ 1， 觸發(fā)器保持原態(tài) （ 記憶能力 ） – 穩(wěn)態(tài)情況下 ， 兩輸出互補(bǔ) ?具有置位和復(fù)位功能 – 輸入端 R＝ S＝ 0， 使觸發(fā)器輸出 Q＝ 1置位 – 輸入端 R＝ 0、 S＝ 1， 使觸發(fā)器輸出 Q＝ 0復(fù)位 狀態(tài)表 第 3章 數(shù)字邏輯基礎(chǔ) 2. D觸發(fā)器 ?當(dāng)時(shí)鐘信號(hào) C＝ 0時(shí) – R＝ S＝ 1 – 不論輸入 D怎樣 ， D觸發(fā)器保持原狀態(tài)不變 ?當(dāng)時(shí)鐘信號(hào) C＝ 1時(shí) – R和 S相反 、 滿足約束條件 – D＝ 0使 R＝ 0、 S＝ 1故 Q＝ 0 – D＝ 1使 R＝ S＝ 0故 Q＝ 1 輸出 Q跟隨輸入 D變化 第 3章 數(shù)字邏輯基礎(chǔ) 功能表、狀態(tài)表、次態(tài)方程、狀態(tài)圖 第 3章 數(shù)字邏輯基礎(chǔ) 3. 觸發(fā)器（ Flipflop）和鎖存器（ Latch） 鎖存器： 電平觸發(fā) 觸發(fā)器： 邊沿觸發(fā) 時(shí)鐘控制同步觸發(fā)的時(shí)刻 第 3章 數(shù)字邏輯基礎(chǔ) 4. JK觸發(fā)器和 T觸發(fā)器 JK觸發(fā)器功能表 J K Qn+1 說(shuō)明 0 0 Q 不變 0 1 0 復(fù)位 1 0 1 置位 1 1 翻轉(zhuǎn) QT觸發(fā)器功能表 T Qn+1 說(shuō)明 0 Q 不變 1 翻轉(zhuǎn) Q第 3章 數(shù)字邏輯基礎(chǔ) 寄存器（ Register） ?一個(gè)觸發(fā)器可以保存一位二進(jìn)制信息 ?n個(gè)觸發(fā)器能夠構(gòu)成一個(gè)寄存器 – 用于保存 n位二進(jìn)制信息 ?寄存器是存放信息的常用邏輯器件 – 用來(lái)暫時(shí)存放數(shù)據(jù)或指令代碼 – 具有數(shù)據(jù)的接收 、 保存和傳送功能 – 還可以實(shí)現(xiàn)數(shù)據(jù)的移位 、 串行并行轉(zhuǎn)換等功能 寄存器是計(jì)算機(jī)的主要部件之一 第 3章 數(shù)字邏輯基礎(chǔ) 1. 并行寄存器（數(shù)碼寄存器） ?能對(duì) n位數(shù)據(jù)同時(shí)輸入 、 保存或輸出 – 74LS273：上升沿觸發(fā) 、 8位寄存器 – 74LS374：上升沿觸發(fā) 、 8位三態(tài)輸出寄存器 – 74LS373：高電平觸發(fā) 、 8位三態(tài)輸出寄存器 第 3章 數(shù)字邏輯基礎(chǔ) 2. 移位寄存器（串行寄存器） ?移位：將數(shù)據(jù)的各個(gè)二進(jìn)制位向左或右移動(dòng)一位 ?移位寄存器：實(shí)現(xiàn)移位操作 ， 串行 、 并行數(shù)據(jù)轉(zhuǎn)換等 將一位觸發(fā)器的輸出連接到下一位觸發(fā)器的輸入端 ， 就可以構(gòu)成移位寄存器 第 3章 數(shù)字邏輯
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1