【正文】 線性度絕對精度?110 to?24177。3dBmdBdB響應時間150μs參看RSSI/AGC部分鎖相環(huán)VCO增益65MHz/V902 MHz 至928 MHz VCO adjust = 0, VCO_BIAS_SETTING = 1013065MHz/VMHz/V860 MHz 至 870 MHz VCO adjust = 0433 MHz, VCO adjust = 0相噪聲 (帶內(nèi))?89dBc/HzPA = 0 dBm, VDD = V, PFD = 10 MHz,FRF = 915 MHz, VCO_BIAS_SETTING = 10相噪聲(帶外)剩余 FMPLL沉淀?11012840dBc/HzHzμs1 MHz 偏移量200 Hz至20 kHz, FRF = 868 MHz頻率為10 MHz精度穩(wěn)定在 5 ppm 之內(nèi), PFD = 20 MHz, LBW = 50 kHzRev. B | Page 6 of 48ADF7020參數(shù)最小值典型值最大值單位測試條件基準輸入基準晶振外部振蕩器2424MHzMHz負載電容晶振啟動時間33pFms參看晶振制造商說明書 MHz 晶振，負載電容為33 pF 輸入標準ADC 參數(shù)msCMOS levels負載電容為16 pF 參考基準輸入部分INLDNL177。1LSBLSB V至 V, TA = 25176。C時序報告芯片使能到標準儀就緒芯片使能到 RSSI 就緒發(fā)射到接收轉換時間10150 μs +(5 TBIT)μsmsCREG = 100 nF詳見表格11同步數(shù)據(jù)輸出所需的時間 包括AGC沉淀見 AGC 報告和時序部分邏輯輸入輸入高電平， VINH輸出低電平, VINL輸入電流, IINH/IINL輸入電容, CIN控制時鐘輸入邏輯輸出 VDD VDD177。C電源供電電壓VDDV所有的VDD引腳應該配置適當發(fā)射電流消耗FRF = 915 MHz, VDD = V,PA匹配 50 Ω?20 dBm?10 dBm0 dBm10 dBm10 dBmmAmAmAmAmA結合PA 和 LNA 同EVALADF7020DBZx 主板進行網(wǎng)絡匹配VCO_BIAS_SETTING = 12PA 與外部天線開關隔離匹配。關于GFSK 頻率離差的定義，參看寄存器2—發(fā)射調(diào)制寄存器(GFSK/GOOK模式)部分。詳細匹配， 見LNA/PA 匹配部分和AN764 應用筆記.結合匹配網(wǎng)絡的情況下的靈敏度比分隔匹配網(wǎng)絡的靈敏度要低2分貝。根據(jù)匹配和規(guī)劃指導去完成相應的FCC/ETSI 規(guī)范Rev. B | Page 7 of 48ADF7020除特別說明，VDD = 3 V 177。C。表格 2.參數(shù)t1t2t3t4t5t6t8t9t10Limit at TMIN to TMAX101025251020252510單位nsnsnsnsnsnsnsnsns測試條件/備注SDATA 對 SCLK 建立時間SDATA 對 SCLK 保持時間SCLK 高電平持續(xù)時間SCLK 低電平持續(xù)時間SCLK 對 SLE 建立時間SLE 脈寬SCLK to SREAD data valid, readbackSREAD hold time after SCLK, readbackSCLK to SLE disable time, readbackSCLKt3t4t1t2SDATADB31 (MSB)DB30DB2DB1(CONTROL BIT C2)DB0 (LSB)(CONTROL BIT C1)t6SLEt5圖2 串行接口時序圖SCLKt1t2SDATAR7_DB0(CONTROL BIT C1)SLEt3t10SREADXRV16RV15RV2RV1t8t9圖 3. 回讀時序圖Rev. B | Page 8 of 480535100305351002ADF7020RxCLK177。C 。C to +85176。C to +125176。C26176。C40 secESD 警告！可充電器件和電路板會在不經(jīng)意間放電，盡管這些產(chǎn)品特性已經(jīng)取得專利或是具有適當?shù)谋Ｗo電路，在高能ESD下器件還是會遭受損傷，因此為避免性能退化或是功能喪失，合適的ESD保護是必要的。這僅是耐受等級；當使用條件與這份說明書關于功能部分說明相同或是超出的情況下是不保證功能正常運行的。操作和裝配過程中應當采取適當?shù)姆婪丁ｋ妷涸礁咻敵鲱l率也越高PA 模塊標準電壓。 μF 和 10 pF 的退藕電容，所有的VDD 引腳應該連到一起。輸出功率等級為?20 dBm 到+13 dBm. 負載阻抗應該做適當調(diào)整以匹配輸出阻抗。輸出地. 所有的接地引腳應該連接接收部分LNA 輸入。見LNA/PA匹配部分。 見LNA/PA匹配部分。最適宜電阻為 kΩ ，誤差 5% LNA/MIXER 模塊電源。接外部電阻用于設置電荷泵電流和一些內(nèi)部偏置電流，使用誤差在5% kΩ電阻即可。信號通路測試引腳。 LNA/MIXER 模塊地。這些引腳在正常條件下為高阻態(tài)，應當懸空。 使 CE置低電平可以使 ADF7020 進入完全待機狀態(tài).。負載使能, CMOS 輸入。串行數(shù)據(jù)輸入，串行數(shù)據(jù)傳輸時高位先入，最低兩位為控制位，該引腳為高阻抗CMOS輸入。用于饋送從ADF7020到微控制器的回讀數(shù)據(jù)，從SREAD 引腳回讀位(AFC, ADC回讀)的時鐘信號由SCLK提供 。給寄存器存儲數(shù)據(jù)提供時鐘，數(shù)據(jù)在時鐘信號的上升沿被存入24位移位寄存器，該引腳為數(shù)字CMOS輸入。該引腳為內(nèi)部7位ADC的訪問通路。應在離該引腳盡可能近的地方與地之間接一個10 nF電容退藕。輸入模式(鎖存模式)下，當微控制器檢測到一個可用的開端時，它可以鎖住解調(diào)器輸入閥值，一旦鎖住了閥值，就可用穩(wěn)定地接收NRZ 數(shù)據(jù)。發(fā)送數(shù)據(jù)輸入/接收數(shù)據(jù)輸出。接收模式下，該引腳輸出同步數(shù)據(jù)時鐘，時鐘上升沿和接收的數(shù)據(jù)中心相匹配，在GFSK傳輸模式下，該引腳輸出精確的時鐘信號，用于鎖存需要精確數(shù)據(jù)傳輸率時從微控制器送入發(fā)射機的數(shù)據(jù)。帶輸出驅動的晶振的分解方案。輸出信號占空比為50:50。通過用CMOS電平驅動該引腳并廢除晶振，可以使用一個TCXO 用于連接參考晶振Charge Pump和PLL Dividers電源.。Charge Pump and PLL Dividers基準電壓。Charge Pump輸出。這個電流會改變壓控振蕩器的輸入控制電壓 。 μF電容到地退藕。Rev. B | Page 12 of 48ADF7020載波功率 –REF –ATTEN MKR1–REF 10dBmPEAKATTEN 20dBMKR4 SWEEP (601pts)dB/DIVlog10dB/DIV1kHzFREQUENCY OFFSET10MHzSTART 100MHzRES BW 3MHzVBW 3MHzSTOP SWEEP (601pts)圖 7. MHz, VDD = V, ICP = mA時的相位噪聲響應Figure 10. RFOUT 匹配 50 Ω, 無濾波器時的諧波響應Δ Mkr1 10NORMREF 15dBmATTEN 30dB–log203040506010dB/DIVLgAvW1 S2S3 FCAA163。 可用信號 (880 MHz)超過敏感點3 dB干涉= FM 干擾發(fā)射臺( kbps, 10 kHz 偏離)200–20–40–60–4–5–6–7–8RF INPUT LEVEL (dBm)圖17. BER vs. Data Rate (結合網(wǎng)絡匹配)Separate LNA and PA Matching Paths TypicallyImprove Performance by 2 dB–60–65–70–75