基于fpga出租車計(jì)價(jià)器設(shè)計(jì)報(bào)告lcd顯示-在線瀏覽
2025-01-13 03:48本頁面
【正文】 有兩種顯示方式動(dòng)態(tài)顯示與靜態(tài)顯示，由于在本文中用 到 了 LCD的靜態(tài)顯示和 動(dòng)態(tài)顯示，在時(shí)鐘的控制下，當(dāng) CLK為高電平的時(shí)候把費(fèi)用，公里，時(shí)間譯碼輸出。 各模塊設(shè)計(jì)仿真實(shí)現(xiàn)后，可分別創(chuàng)建成元件符號(hào)。其 Verilog HDL源代碼詳見其附錄。 use 。 entity pin1hz is port(clkin : in std_logic。 clkout : out std_logic)。 architecture a of pin1hz is begin process(clkin) variable ttemp: integer range 0 to 49999999。139。event then if ttemp=49999999 then ttemp:=0。139。039。 ttemp:=ttemp+1。 end if。 end a。 USE 。 ENTITY PIN100K IS PORT(CLK_50M_IN: IN STD_LOGIC。 END PIN100K。 BEGIN IF CLK_50M_IN =39。AND CLK_50M_IN39。 4 ELSE IF CNTTEMP250 THEN CLK_100K_OUT=39。 ELSE CLK_100K_OUT =39。 END IF。 END IF。 END PROCESS。 計(jì)程模塊 VerilogHDL 源代碼 LIBRARY IEEE。 USE 。 reset:IN STD_LOGIC。 km1:out STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE ART OF lichen IS signal k0:STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal en :std_logic。 km1=k1。139。 k1=0000。EVENT AND CLK=39。)THEN IF(k0=9)THEN k0=0000。139。139。 if k1=0001 and k0=1001 then en=39。 end if。 END IF LOAD END PROCESS。 計(jì)費(fèi)模塊 VerilogHDL 源代碼 LIBRARY IEEE。 USE 。 reset:IN STD_LOGIC。 char1:out STD_LOGIC_VECTOR(3 DOWNTO 0)。 char3:out STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE behave OF jifei IS signal c0,c1,c2,c3:STD_LOGIC_VECTOR(3 DOWNTO 0)。 begin char0=c0。 char2=c2。 PROCESS(reset,clk,en) BEGIN IF(reset=39。)THEN 異步復(fù)位 c0=0000。 c2 = 0000。 ELSIF(CLK39。139。039。 IF c2 = 1001 THEN c2 = 0000。 ELSE c3 = c3+39。 END IF。139。 ELSE c1= c1+39。 4 END IF。 c1 = 0001。 c1 = 0000。 c1 = 0000。 IF c2 = 1001 THEN c2 = 0000。 ELSE c3 = c3 + 39。 END IF。139。 ELSIF c0 = 0000 THEN c0 = 0101。139。 c1 = c1 + 0010。 END IF。 END PROCESS。 LCD 顯示模塊 VerilogHDL 源代碼 80H 81H 82H 83H 84H 85H 86H 87H 90H 91H 92H 93H 94H 95H 96H 97H 88H 89H 8AH 8BH 8CH 8DH 8EH 8FH 98H 99H 9AH 9BH 9CH 9DH 9EH 9FH library ieee。 use 。 entity clock_lcd_disp is port(clk:in std_logic。 km1:in STD_LOGIC_VECTOR(3 DOWNTO 0) 。 char1:in STD_LOGIC_VECTOR(3 DOWNTO 0)。 char3:in STD_LOGIC_VECTOR(3 DOWNTO 0)。 lcd_data:out std_logic_vector(7 downto 0))。 architecture tcl of clock_lcd_disp is type state is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9)。 type data_buffer is array(0 to 15)of std_logic_vector(7 downto 0)。 type data_buffer1 is array(0 to 7)of std_logic_vector(7 downto 0)。 signal disp_time1:data_buffer1:=(x31,x32,x3a,x33, x34,x3a,x35,x36) 。 constant data_buf1:data_buffer:=(x20,x20,x20,x20, xbc,xc6,xb7,xd1, xa1,xc3,x20,x20, xa2,xb2,x20,x2
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1