【正文】 成白片，內部邏輯關系消失，因此， FPGA 能夠反復使用 。用戶可以根據不同的配置模式，采用不同的編程方式。 可以說， FPGA 芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。 4） FPGA 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內部連線（ Interconnect）三個部分。廠商也可能會提供便宜的但是編輯能力差的 FPGA。 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復雜的設計，而且消耗更多的電能。 系統(tǒng)設計師可以根據需要通過可編輯的連接把 FPGA 內部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復雜一 些的組合功能比如解碼器或數(shù)學方程式。它是作為 專用集成電路 （ ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 本設計的主要內容是在對當前應用的多 串口通信 方法進行對比和研究，提出 多串口通信電路設計方案。 IP cores. 隨著微 處理器 (單片機、 DSP 等 )的性能價格比不斷提高，數(shù)據處理能力不斷加強，其應用領域日益增多 。SOC。 Abstract Following the rapid develop of the puter system and work,the serial munication is used widely in the data transmission and the control system. Many kind of newtype asynchronous transmitter /receiver,such as PC16550,could satisfy a present need, and can carry out a more overall function of serial when it came into the practice ,But in mon, the UART chips is very plicated and its transplantation is bad,and also we just need the part function of them,so this can be seem to be a resource design give a new method that using programmable logic device FPGA to realize carries out the model design for the UART, and Integrate the Core function of UART to the FPGA,make the whole design very wellknit ,little,and the function is so stable and dependable. This thesis emphasize to discuss how to use FPGA to emulate severalserialport module, after the introducing of serial municating ,FPGA and the VHDL language .And a new realizing method which carry out by FPGA is given out for the special use of asynchronous serial data transmission. this thesis has descriptied the details design of transmission module ,receive module ,the origination of baud rate module and the interface module,such as every model ‘s process,structure and the design details , and give each mold piece and the whole system imitate result and to the request of serial ports multiplexing in practice, we expand four serial port to get a module of serial ports . All those make good use of a FPGA resources, raise the vivid and stability of design, and simplify electric circuit,reduce physical volume and improve a stability,and have more flexibility. Key words: FPGA 。這樣便充分利用 FPGA 的資源，提高了設計的靈活性和穩(wěn)定性，簡化了電路、縮小了體積、提高了穩(wěn)定性，具有更大的靈活性。 本說明書在介紹串行通信、可編程 ASIC 和 VHDL 語言之后，著重討論了如何使用 FPGA現(xiàn)多串口模塊，提出了一種專用異步串行通信電路的 FPGA 實現(xiàn)方法，具體描述了發(fā)送、接收、波特率發(fā)生模塊及接口模塊的設計，詳細闡述了各個模塊的流程、結構與設計細節(jié)，并且給出了各 個模塊及整個系統(tǒng)的仿真結果及分析。本設計提出一種采用可編程器件 FPGA 實現(xiàn) UART 的方法，實現(xiàn)了對 UART 的模塊化設計方法。 基于 FPGA 的 多串口通信 電路設計 姓名： 周保朋 專業(yè)： 集成電路設計與集成系統(tǒng) 指導老師：王祖強 目錄 摘 要 摘 要 隨著計算機系統(tǒng)和微機網絡的快速發(fā)展，串行通信在數(shù)據通信及控制系統(tǒng)中得到廣泛的應用。各種新型通用異步串行接收 /發(fā)送器 UART（ Universal Asynchronous Receiver Transmitter），它們較好的滿足了時下的需求，并且能夠實現(xiàn)比較全面的串行通信功能；但是常用 UART 芯片比較復雜且移植性 差，而且在實際應用過程中，我們只需要其部分的功能，因而造成一定的資源浪費。最后將 UART 的核心功能集成到 FPGA 上，使整體設計緊湊，小巧 ,實現(xiàn)的 UART 功能。該電路根據實際應用中串口復用的要求，擴展四路串口，形成一個多串口模塊。 關鍵詞：可編程專用集成電路；串行通信；通用異步串口；系統(tǒng)級芯片； IP 核。UART 。serial munication。當 在實時數(shù)據采集及數(shù)字信號處理 等應用中 ， 微處理器往往需要 使用串口 和 多個外設 進行數(shù)據交換，如何實現(xiàn)其 多串 口 通信成為系統(tǒng)設計的關鍵。 關鍵詞： FPGA，串口通信， UART， RS232 Abstract 緒論 一、 FPGA FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 CPLD等可編程器件的基礎上進一步發(fā)展的產物。 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路設計，可以經過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設計驗證的技術主流。在大多數(shù)的 FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。一個出廠后的成品 FPGA 的邏輯塊和連接可以按照設計者而改變，所以 FPGA 可以完成所需要的邏輯功能。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修 改來改正程序中的錯誤和更便宜的造價。因為這些芯片有比較差的可編輯能力，所以這些設計的開發(fā)是在普通的 FPGA 上完成的，然后將設計轉移到一個類似于 ASIC 的芯片上。 FPGA 的基本特點主要有： 1）采用 FPGA 設計 ASIC 電路，用戶不需要投片生產，就能得到合用的芯片。 3） FPGA 內部有豐富的觸發(fā)器和 I／ O 引腳。 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA 是由存放在片內 RAM 中的程序來設置其工作狀態(tài)的，因此， 工作時需要對片內的 RAM 進行編程。 加電時， FPGA 芯片將 EPROM 中數(shù)據讀入片內編程 RAM 中，配置完成后， FPGA進入工作狀態(tài)。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。這樣，同一片 FPGA，不同的編程數(shù)據，可以產生不同的電路功能。 Altera的 DE2教育 平臺選用的 FPGA是 CycloneII 系列 FPGA中的 EP2C35F672C6。盡管比按字節(jié)（ byte）的并行通信慢，但是串口可以在使用一根線發(fā)送數(shù)據的同時用另一根線接收數(shù)據。比如 IEEE488 定義并行通行狀態(tài)時，規(guī)定設備線總長不得超過 20 米，并且任意兩個設備間的長度不得超過 2 米；而對于串口而言，長度可達 1200 米。通信使用 3 根線完成：（ 1）地線，（ 2）發(fā)送，（ 3）接收。其他線用于握手，但是不是必須的。對于兩個進行通行的端口，這些參數(shù)必須匹配： a，波特率：這是一個衡量通信速度的參數(shù)。例如 300 波特表示每秒鐘發(fā)送 300 個 bit。這意味著串口通信在數(shù)據線上的采樣率為 4800Hz。波特率可以遠遠大于這些值，但是波特率和距離成反比。 b，數(shù)據位：這是衡量通信中實際數(shù)據位的參數(shù)。如何設置取決于你想傳送的信息。擴展的 ASCII 碼是 0～ 255（ 8 位）。每個包是指一個字節(jié)，包括開始 /停止位，數(shù)據位和奇偶校 驗位。 c，停止位：用于表示單個包的最后一位。由于數(shù)據是在傳輸線上定時的，并且每一個設備有其自己的時鐘，很可能在通信中兩臺設備間出現(xiàn)了小小的不同步。適用于停止位的位數(shù)越多，不同時鐘同步的容忍程度越大，但是數(shù)據傳輸率同時也越慢。有四種檢錯方式：偶、奇、高和低。對于偶和奇校驗 的情況，串口會設置校驗位（數(shù)據位后面的一位），用一個值確保傳輸?shù)臄?shù)據有偶個或者奇?zhèn)€邏輯高位。如果是奇校驗，校驗位位 1，這樣就有 3 個邏輯高位。這樣使得接收設備能夠知道一個位的狀態(tài)，有機會判斷是否有噪聲干擾了通信或者是否傳輸和接收數(shù)據是否不同步。 在 TxD 和 RxD 上： 邏輯 1(MARK)=3V～ 15V 邏輯 0(SPACE)=+3～ +15V 在 RTS、 CTS、 DSR、 DTR 和 DCD 等控制線上： 信號有效（接通， ON 狀態(tài)，正電壓）＝ +3V～ +15V 信號無效（斷開， OFF 狀態(tài)，負電壓 )=3V～ 15V 以上規(guī)定說明了 RS323C 標準 對邏輯電平的定義。(3～ 15)V 之間。因此，為了能夠同計算機接口或終端的TTL 器件連接，必須在 EIA RS232C 與 TTL 電路之間進行電平和邏輯關系的變換。目前較為廣泛地使用集成電路轉換器件，如 MC148 SN75150 芯片可完成 TTL 電平到 EIA 電平的轉換，而MC148 SN75154 可實現(xiàn) EIA 電平到 TTL 電平的轉換。 h 0 Eq u a l 42 39。 h 1 9 A d d 05 39。 h 1 M u x 01 39。 h 0 M u x 11 39。 h 0 M u x 21 39。 h 1 M u x 31 39。 h 0 A d d 44 39。 h 1 rx t 1 6 ~[ 3 . . 0 ]4 39。 h 1 rx d _ t ~[ 3 . . 0 ]rx d _ t ~[ 7 . . 4 ]4 39。 h 7 rx d _ t ~[ 1 5 . . 1 2 ]rx d _ t ~[ 1 1 . . 8 ]b a u d _ t [ 4 . . 0 ]b a u d _ t ~[ 4 . . 0 ]5 39。下文為附加公文范文，如不需要，下載后可以編輯刪除，謝謝！ 衛(wèi)計委家庭發(fā)展科科長競聘演講稿 尊敬的各位領導，各位同仁： 非常感謝委黨委給我這次機會，站到這里來競聘家庭發(fā)展科科長的職位，我想這是對我過去工作的的肯定，也是對我未來