【正文】 許多復雜的功能。Altera的NiosII系列嵌入式處理器的IP資源也可以用于Cyclone系列FPGA的開發(fā)。Cyclone低成本結構和Cyclone FPGA豐富的器件資源相結合，能夠?qū)崿F(xiàn)完整的可編程芯片系統(tǒng)（SOPC）方案，成為大批量應用的理想選擇。Cyclone FPGA基本特性新的可編程構架通過設計實現(xiàn)低成本嵌入式存儲資源支持各種存儲器應用和數(shù)字信號處理(DSP)實施專用外部存儲接口電路集成了DDR FCRAM和SDRAM器件以及SDR SDRAM存儲器件支持串行、總線和網(wǎng)路接口及各種通信協(xié)議使用PLLs管理片內(nèi)和片外系統(tǒng)時序支持單端I/O標準和差分I/O技術，支持高達311Mb/s的LVDA信號處理能力支持NiosII系列嵌入式處理器采用新的串行配置器件的低成本配置方案通過QuartusII軟件PoenCore評估特性，免費評估IP功能QuartusII網(wǎng)路版軟件提供免費的軟件支持 4第2章 FPGA開發(fā)板原理圖分析1嵌入式存儲資源1器件中的M4K塊可用來實現(xiàn)軟乘法器1可實現(xiàn)多個乘法器1專用外部存儲接口電路1支持DDR(SDRAM).1支持FCRAM（可用上下兩種邊沿存儲數(shù)據(jù)）1支持的接口及協(xié)議1支持PIC接口1支持10/100/1000M以太網(wǎng)接口支持SPI、I2C、IEEE139USB等接口2支持EETT3等通信協(xié)議2支持NiosII嵌入式處理器2配置IC結構簡單，常用的配置芯片EPCS1和EPCS4的容量分別是1MB和4MB，8引腳封裝2支持多個NIOSII嵌入式處理器 25最快可超過200DMIPS基于Cyclone系列的FPGA擁有的眾多優(yōu)勢，本文采用的FPGA為Altera公司Cyclone系列的EP1C6Q240，它兼容EP1C12Q240。本文中所采用的FPGA器件特性如表21。Cyclone FPGA是第一款支持對配置數(shù)據(jù)進行解壓縮的FPGA，這使得用戶可以將壓縮的配置數(shù)據(jù)存儲到配置器件或其他存儲器中。一般來說，配置數(shù)據(jù)經(jīng)過壓縮，可以減少到35%~55%。EPCS4作為配置器件可以滿足EP1C6Q240的數(shù)據(jù)配置。 Flash存儲器開發(fā)板使用2片4MB的Flash AT49BV322D70TU。 6第2章 FPGA開發(fā)板原理圖分析 圖221 Flash存儲電路電路中2片F(xiàn)lash的片選信號獨立，數(shù)據(jù)總線、地址總線共用，為了節(jié)省I/O口，將讀寫信號線nOE和new都共用，并且它們與所掛在總線上的總線型外設（SRAM、主板上的液晶以及外擴總線PACK）都是共用的。電路中隊芯片的片選信號線進行了上拉（R2R30）。如果應用中，2個Flash（或某一個）不使用時，用戶可能不會再FPGA中定義并設置該器件的片選引腳，該片選引腳將為高阻態(tài)，不確定的電平有可能選通芯片，從而造成總線沖突。 SRSM存儲器開發(fā)板使用2片512KB的IS61LV25616AL（256K*16bit），每片SRAM都可兼容1MN容量的IS61LV51216AL，這樣SRAM容量最大可為2MB。SRAM電路如圖222所示，電路基本與Flash相同。電路中2片SRAM的片選信號獨立，數(shù)據(jù)總線、地址總線、讀寫信號線nOE和new都與Flash共用，并且也與所有掛在總線上的總線型外設（主板上的液晶以及外擴總線PACK）共用。 SDRAM存儲器 SDRAM通常用于需要大量存儲且有成本要求的系統(tǒng)。 開發(fā)板使用2片16位總線的8MB SDRAM器件K4S641632H（1MB*16bit*4banks），每片SDRAM都兼容16MB的K4S281632H（2MB*16bit*4banks）、32MB的K4S561632H（4MB*16bit*4banks）以及64MB，這樣SDRAM的最大容量可達128MB。 8第2章 FPGA開發(fā)板原理圖分析 圖223 SDRAM存儲電路2片SDRAM的片選是分開的，為了節(jié)省I/O口，其數(shù)據(jù)總線是共用的。 配置電路Cyclone FPGA使用SRAM單元來存儲配置數(shù)據(jù)。Cyclone FPGA的配置方式包括：主動配置模式（AS）、被動配置模式（PS）以及JTAG配置模式，如表231所示。 表231 Cyclone FPGA配置模式表配置模式 描述主動串行配置（AS）采用串行配置器件（EPCSEPCSEPCS1EPCS64） 9電子科技大學成都學院課程設計被動配置（PS）采用專用配置器件（EPCEPCEPCEPCEPC16）采用配置控制器（單片機、CPLD等）配合Flash下載電纜 JTAG配置通過JTAG進行配置開發(fā)板提供2種配置方法：1. 調(diào)試時，使用運行在豬計算機上的QuartusII軟件，通過JTAG電纜連接到電路板上電的10針JTAG接口直接下載配置數(shù)據(jù)到FPGA。2. 脫機運行的情況下，采用串行配置器件EPCS進行主動配置(AS)。在脫機運行之前，腰事先將配置數(shù)據(jù)通過編程器寫入EPCS中。圖232 配置電路 10第2章 FPGA開發(fā)板原理圖分析如圖232所示，因為FPGA上的nSTATUS、CONFIG _DONE引腳都是開漏結構，所以都要接上拉電阻(R1R21)。這4個引腳分別與FPGA的DCLK、DATA0、ASDO以及nCSO引腳相連接（這4個引腳有設有內(nèi)部弱上拉，以確保懸空時狀態(tài)的穩(wěn)定）?？梢酝ㄟ^設置FPGA上的MSEL0和MSEL1兩個引腳的狀態(tài)來選擇表231中所列配置模式中的一種來進行FPGA的配置。 表233 配置模式設置MSEL1MSEL0配置模式00AS主動（串行配置器件）01PS被動（CPLD控制）00或1JTAG配置 復位電路由于FPGA芯片的高速、低工作電壓導致其噪聲容限低，所以對電源的紋波、瞬態(tài)響應性能、時鐘源的穩(wěn)定性和電源監(jiān)控可靠性等諸多方面也提出了更高的要求，開發(fā)板的復位電路使用了I2C存儲器的電源監(jiān)控芯片CAT1025SI30（~）提高了系統(tǒng)的可靠