精通veriloghdl：ic設(shè)計核心技術(shù)實例詳解書后習(xí)題以及答案-在線瀏覽
2025-08-05 18:38本頁面
【正文】 25: (in==6)?36: (in==7)?49:0。reg [3:0] da,db,xor_reg,and_reg,or_reg,add_reg。db=0。 db=din_b。wire [3:0] and_op=da amp。wire [3:0] or_op=da | db。always(posedge clk or negedge nrst) if (~nrst) begin xor_reg=0。 or_reg=0。 end else begin xor_reg=xor_op。 or_reg=or_op。 endreg [3:0] da,db,xor_reg,and_reg,or_reg,add_reg。db=0。 db=din_b。wire [3:0] and_op=da amp。wire [3:0] or_op=da | db。always(posedge clk or negedge nrst) if (~nrst) begin xor_reg=0。 or_reg=0。 end else begin xor_reg=xor_op。 or_reg=or_op。 end 由add_op=da + db 這一條語句所控制，因為加法的時間延遲最長。圖242 電路示例wire [3:0] A,B。wire temp2=~( A[2]amp。wire temp1=( A[1]amp。wire temp0=( A[0]|B[0])。always(posedge clk) dout= tmp。module ex2_6。reg [7:0] din=0,dout。initial begin 50 nrst=0。 80 sel=1。endinteger seed=4。//circuit wire [7:0] temp={dout[1:0],dout[7:2]}。 else if (sel==1) dout=din。 endmodule8．在本章中我們曾設(shè)計過一個3－8譯碼器，試著設(shè)計一個8－3編碼器。wire [7:0] in。9．試編寫一個4 位計數(shù)器，系統(tǒng)重置后計數(shù)器的值為零，計數(shù)順序為：023 4791011121314150。wire jump2=(tr==0) | (tr==5) | (tr==7) 。 else if (jump2) tr=tr+2。10．試對ex2_12的NRZI譯碼編寫程序。reg clk=0。2．在本章中提到的循環(huán)語句有for、repeat、while循環(huán)。3．比較下列兩種Verilog HDL的reset語句，分別對其仿真，比較它們有什么不同，并繪出它們的電路圖。 else q=d。 else q=d。case1 case2 4．用您所熟悉的綜合器，針對下列兩種情形做綜合并比較其結(jié)果。 A=C。 A=C。 Y1=T1 | C1。 Y2=T2 | C2。function xor_op。 xor_op=(A[7]^A[6])| (A[5]^A[4])| (A[3]^A[2])| (A[1]
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