精通veriloghdl：ic設計核心技術實例詳解書后習題以及答案-展示頁
2025-06-27 18:38本頁面
【正文】 reg clk=0。 endmodule4．定義3 位輸入和6 位輸出，輸出是此3 位數(shù)平方的Verilog語句及測試平臺。 wire [7:0] out2=(sel==2)?in:0。//Circuitwire [7:0] out0=(sel==0)?in:0。integer seed=4。reg [1:0] sel=0。reg [7:0]in=0。module ex2_2。3．定義一輸入及四輸出，輸入輸出都為8 位，兩個選項的多任務器，其輸出輸入可以以表格描述如下。只有模塊名稱、endmodule、變量聲明、程序主體是必要的。5．假設電路操作情形如圖165所示，試估計電路消耗的Internal power及Switching power。3．試簡述IC開發(fā)的流程。R）為了滿足時序上的要求而加入Buffer，這使得電路存在功能被改變的風險，因此需要做形式驗證。2．敘述為什么需要做形式驗證（Formal Verification）。 Scaler的動作頻率在SVGA時高達135MHz，且功能性單純，并不需要太大的彈性，故適宜采用硬件架構設計。第1章 習題1．解釋目前市面上的MP3 Player為什么多采用DSP based的設計，而在液晶屏幕里的圖像縮放控制器（Scaler）為什么都采用硬件（Hardwire based）的設計。注意： 程序代碼由于本章所涉及的實例程序太長，并因篇幅所限我們把它放到了“下載專區(qū)”。請到該書源代碼文件的根目錄尋找：，這個文件就是本章所用的代碼。mp3的動作時鐘低，若采用硬件設計，則許多電路大部分時間皆在閑置狀況，以DSP設計，調整程序即能解碼WMA的編碼格式，這是硬件設計難以辦到的。若采用DSP設計，頻寬和時鐘將難以滿足。最初是因為后端（APamp。不過近年來形式驗證已發(fā)展到 RTLRTL、RTLGate、GateGate的互相比較，且在測試電路的加入后，形式驗證顯得更加重要。4．解釋需降低系統(tǒng)功率消耗的原因。圖165 電路操作情形舉例第2章 習題1．描述一個模塊通常會包含哪些部分？其中有哪些是必要的？模塊名稱、輸出入管腳、管腳聲明、參數(shù)定義、include聲明、變量聲明、程序主體、endmodule。2．利用我們在數(shù)字邏輯里學到的知識，將四輸入的多任務器以其他邏輯器件（如NOR Gate）實現(xiàn)。sel1 sel0321000110101000in00in00in00in000試以Verilog語句描述其輸出輸入，并寫出完整的測試平臺測試。//test benchreg clk=0。always 10 clk=~clk。always(posedge clk) sel=sel+1。always(posedge clk) in=$random(seed)。wire [7:0] out1=(sel==1)?in:0。wire [7:0] out3=(sel==3)?in:0。module ex2_3。reg [2:0]in=0。integer seed=4。 wire [5:0] out=(in==0)?0: (in==1)?1: (in==2)?4: (in==3)?9: (in==4)?16: (in==5)?
試題試卷相關推薦
鄂ICP備17016276號-1