veriloghdl第五講verilog實例-在線瀏覽
2025-07-14 23:42本頁面
【正文】 139。 139。 default: out = 39。 endcase end endmodule （ 6）用門級結(jié)構(gòu)描述 D觸發(fā)器 module flop(data,clock,clear,q,qb)。 output q,qb。 nand 9 nd3(c,a,d), nd7(q,e,qb)。 endmodule 設(shè)計示例二 `include “ ” module hardreg(d,clk,clrb,q)。 input[3:0] d。 flop f1(d[0],clk,clrb,q[0],), f2(d[1],clk,clrb,q[1],), f3(d[2],clk,clrb,q[2],), f4(d[3],clk,clrb,q[3],)。 output q。 reg q。 end endmodule （ 2） 帶置位和復位端的電平敏感型鎖存器 module latch2( q, data, clk, set, reset)。 input data, clk, set, reset。 endmodule （ 3） 移位寄存器 module shifter( din, clk, clr, dout)。 output [7:0] dout。 always (posedge clk) begin if(clr) //清零 dout = 839。 else begin dout = dout1。 //把輸入信號放入寄存器的最低位 end end endmodule （ 4） 計數(shù)器 module counter1( out, cout, data, load, cin, clk)。 output cout。 input load, cin, clk。 always (posedge clk) begin if( load ) out = data。 end assign cout= amp。 cin。狀態(tài)機有兩類： （ 1） Moore型。 （ 2） Mealy型。 有限狀態(tài)機本質(zhì)上是由寄存器和組合邏輯電路構(gòu)成的時序電路。 （ 2）根據(jù)狀態(tài)轉(zhuǎn)移關(guān)系畫出狀態(tài)轉(zhuǎn)移圖。 （ 4）按照 狀態(tài)轉(zhuǎn)移圖和 狀態(tài)輸出方程，進行設(shè)計描述。 有限狀態(tài)機的設(shè)計實例 state0 state1state2state3state4state5p=0p=1count0count10count=0count3count0count=0count30count0count=0count3count0count=0count60count0count=0例：簡單的交通燈 state0 ：汽車通行狀態(tài)，汽車綠燈亮 state1 ：接受行人請求后延時 10秒 state2 ：汽車黃燈亮 state3 ：汽車紅燈亮，行人綠燈亮 state4 ：行人黃燈亮 state5 ：行人紅燈亮，汽車綠燈亮，但是不響應行人請求 //行人過街交通燈控制器 module traffic3(rst,clk,press,lights,count)。 //異步復位信號輸入，高電平復位 input clk。 //過街按鍵信號輸入，高電平有效 output [5:0] lights。 //內(nèi)部信號 reg [5:0] count。 //狀態(tài)值 reg [5:0] lights。d0,state1=339。d2,state3=339。d4,state5=339。 parameter lights1=639。b010_100, lights3=639。b100_010。d0。 end else begin case(states) state0: //汽車通行狀態(tài)，等待按鍵 begin if(press) begin states=state1。d10。d0) begin count=count1。 //計數(shù)結(jié)束，轉(zhuǎn)換狀態(tài)，同時為下一個狀態(tài)計數(shù)器賦初值 3 count=639。 end end state2: //
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