【正文】 ique when cache miss occurs.時(shí)鐘和電源管理 The onchip PLL makes the clock for operating MCU at maximum 66MHz. Power mode: Normal, Slow, Idle and Stop mode.Normal mode: Normal operating mode.Slow mode: Low frequency clock without PLLIdle mode: Stop the clock for only CPUStop mode: All clocks are stopped 30 Interrupt sources( Watchdog timer, 6 Timer, 6 UART, 8 External interrupts, 4 DMA , 2 RTC, 1 ADC, 1 IIC, 1 SIO ) Level/edge mode on the external interrupt sources Supports FIQ (Fast Interrupt request) for very urgent interrupt request定時(shí)器功能 Programmable duty cycle, frequency, and polarity Supports external clock source.RTC 功能: KHz operation. Time tick interrupt 通用輸入輸出口功能: 71 multiplexed input/output portsUART 功能: Supports 5bit, 6bit, 7bit, or 8bit serial data transmit/receive Programmable baud rate Loop back mode for testing 2 channel general purpose Direct Memory Access controller without CPU intervention. Support IO to memory, memory to IO, IO to IO with the Bridge DMA which has 6 type39。 Programmable priority order between DMAs (fixed or roundrobin mode) Supports flyby mode on the memory to external device and external device to memory t ransfer modeA/D 轉(zhuǎn)換器: Max. 100KSPS/10bit.LCD控制器: Supports single scan and dual scan displays System memory is used as display memory Programmable screen size 256 Color levels看門狗定時(shí)器: Interrupt request or system reset at timeoutIICBUS 接口 Serial, 8bit oriented, bidirectional data transfers can be made at up to 100 Kbit/s in the standard mode or up to 400 Kbit/s in the fast mode.IISBUS接口 Serial, 8/16bit per channel data transfers 1ch SIO with DMAbased or interrupt –based operation. Supports serial data transmit/receive operations 8bit in SIO.操作電壓范圍: Up to 66 MHz封裝:nXBACK 輸出：總線應(yīng)答信號(hào)。ENDIAN 輸入：它確定數(shù)據(jù)類型是little endian還是big endian，邏輯電平在復(fù)位期間由該管腳的上拉下拉電阻確定.0:little endian 1:big endiannRAS[1:0] 輸出：行地址選通信號(hào)。nSRAS輸出：SDRAM行地址選通信號(hào)。nSCS[1:0] 輸出：SDRAM芯片選擇信號(hào)。SCLK輸出：SDRAM時(shí)鐘信號(hào)。VD[7:0]輸出：LCD數(shù)據(jù)線，在驅(qū)動(dòng)4位雙掃描的LCD時(shí)，VD[3:0]為上部顯示區(qū)數(shù)據(jù)，VD[7:4]為下部顯示區(qū)數(shù)據(jù)。VM輸出：VM極性變換信號(hào)，變化LCD行場(chǎng)掃描電壓的極性，可以每幀或可編程多少個(gè)VLINE信號(hào)打開。VCLK輸出：LCD點(diǎn)時(shí)鐘信號(hào)，數(shù)據(jù)在VCLK的上升沿發(fā)送，在下降沿被LCD驅(qū)動(dòng)器采樣。TCLK輸入：外部時(shí)鐘信號(hào)輸入。nXDREQ[1:0]輸入：外部DMA請(qǐng)求信號(hào)。RxD[1:0]輸入：UART接收數(shù)據(jù)輸入線。nCTS[1:0]輸入：UART清除發(fā)送輸入信號(hào)。IICSDA輸入輸出：IIC總線數(shù)據(jù)線。IISLRCK輸入輸出：IIS總線通道時(shí)鐘選擇信號(hào)線。IISDI輸入：IIS總線串行數(shù)據(jù)輸入信號(hào)。CODECLK輸出：CODEC系統(tǒng)時(shí)鐘。SIOTXD輸出：SIO發(fā)送數(shù)據(jù)線。SIORDY輸入輸出：當(dāng)SIO的DMA完成SIO操作時(shí)的握手信號(hào)。AREFB輸入：ADC底參考電壓輸入。P[70:0]輸入輸出：通用I/O口（一些口只有輸出模式）。在電源打開已經(jīng)穩(wěn)定時(shí)，nRESET必須保持低電平至少4個(gè)MCLK周期。 00 = Crystal(XTAL0,EXTAL0), PLL on 01 = EXTCLK, PLL on10, 11 = Chip test mode.EXTCLK輸入：當(dāng)OM[3:2]選擇外部時(shí)鐘時(shí)的外部時(shí)鐘輸入信號(hào)線，不用時(shí)必須接高（）.XTAL0模擬輸入：系統(tǒng)時(shí)鐘內(nèi)部振蕩線路的晶體輸入腳。不用時(shí)必須懸空。XTAL1模擬輸入：RTC時(shí)鐘的晶體輸入腳。它是XTAL1的反轉(zhuǎn)輸出信號(hào)。若使用debugger，必須連接一個(gè)10K上拉電阻，否則nTRST必須為低電平。TCK輸入：TAP控制器時(shí)鐘信號(hào)，提供JTAG邏輯的時(shí)鐘信號(hào)源，必須連接一個(gè)10K上拉電阻。TDO輸出：TAP控制器數(shù)據(jù)輸出信號(hào)，是測(cè)試指令和數(shù)據(jù)的串行輸出腳。0 = normal SCLK =1 Reserved [3] 保留為0BK76MAP [ 2:0] BANK6/7存儲(chǔ)器映射000 = 32M/32M 100 = 2M/2M 101 = 4M/4M110 = 8M/8M 111 = 16M/16M4 SDRAM模式設(shè)置寄存器MRSRB6 0x01C8002C R/W bank6模式設(shè)置寄存器 初始值 xxxMRSRB7 0x01C80030 R/W bank7模式設(shè)置寄存器 初始值 xxx位名稱 BIT 功能WBL [9] 寫突發(fā)脈沖長(zhǎng)度0是推薦值TM [8:7] 測(cè)試模式00: 測(cè)試模式01, 10, 11: 保留CL [6:4] CAS 突發(fā)響應(yīng)時(shí)間000 = 1 clock, 010 = 2 clocks, 011=3 clocks其它 = 保留BT [3] 突發(fā)類型0: 連續(xù) (推薦)1: N/ABL [2:0] 突發(fā)長(zhǎng)度000: 1其它: N/A注：1 當(dāng)程序在SDRAM運(yùn)行時(shí)該寄存器不必重新配置。2 Slow modeSlow mode為非PLL模式，PLL不工作，使用外部時(shí)鐘作為主時(shí)鐘。3 Idle mode Idle mode停止CPU CORE的時(shí)鐘供應(yīng)，僅對(duì)所有外設(shè)提供時(shí)鐘，因此可以減少電源消耗。4 Stop mode Stop mode 凍結(jié)所有的時(shí)鐘供應(yīng)，PLL也停止。外部中斷能使CPU從該模式喚醒。S3C44B0X的時(shí)鐘源可以用外部晶體來產(chǎn)生，也可以直接輸入外部時(shí)鐘，這有OM[3:2]的狀態(tài)決定. M[3:2]的狀態(tài)在nRESET的上升沿由OM3 和 OM2腳的電平?jīng)Q定.M[3:2]=00 Crystal clock M[3:2]=01 Ext. Clock 其它 測(cè)試模式注:在復(fù)位后PLL啟動(dòng),但在用S/W指令設(shè)置PLLCON為有效的值之前,PLL OUTPUT (FOUT)不能使用,這時(shí)FOUT直接輸出Crystal clock或外部時(shí)鐘.如果S3C44B0X的PLL的時(shí)鐘源使用晶體,這時(shí)EXTCLK能作為Timer 5的時(shí)鐘源TCLK.1 PLL控制寄存器 PLLCON 0x01D80000 R/W PLL控制寄存器 復(fù)位值 0x38080 該寄存器設(shè)置PLL參數(shù). PLL輸出頻率計(jì)算公式如下: Fpllo = (m * Fin) / (p * 2s)m = (MDIV + 8), p = (PDIV + 2), s = SDIV Fpllo必須大于20MHZ 和少于66MHZ. Fpllo * 2 s 必須少于170MHZ Fin / pT推薦為1MHZ 或大于 但小于2MHZ. 位名稱 BIT 描述 默認(rèn)值MDIV [19:12] MDIV值 0x38PDIV [9:4] PDIV值 0x08SDIV [1:0] SDIV值 0x0 2 時(shí)鐘控制寄存器CLKCON 0x01D80004 R/W 時(shí)鐘控制寄存器 初始值 0x7ff8 位名稱 BIT 描述IIS [14] 控制 IIS block的鐘控 0 = Disable, 1 = EnableIIC [13] 控制 IIC block的鐘控0 = Disable, 1 = EnableADC [12] 控制 ADC block的鐘控0 = Disable, 1 = EnableRTC [11] 控制 RTC block的鐘控,即使該位為0,. RTC定時(shí)器仍工作0 = Disable, 1 = EnableGPIO [10] 控制 GPIO block的鐘控,設(shè)置為1,允許使用EINT[4:7]的中斷.0 = Disable, 1 = EnableUART1 [9] 控制 UART1 block的鐘控0 = Disable, 1 = EnableUART0 [8] 控制 UART0 block的鐘控0 = Disable, 1 = EnableBDMA0,1 [7] 控制 BDMA block的鐘控,如果BDMA關(guān)斷,在外設(shè)總線上的外設(shè)不能存取0 = Disable, 1 = EnableLCDC [6] 控制 LCDC block的鐘控0 = Disable, 1 = EnableSIO [5] 控制 SIO block的鐘控0 = Disable, 1 = EnableZDMA0,1 [4] 控制 ZDMA block的鐘控0 = Disable, 1 = EnablePWMTIMER [3] 控制 PWMTIMER block的鐘控0 = Disable, 1 = EnableIDLE [2] 進(jìn)入 IDLE 0 = Disable, 1 =進(jìn)入 IDLE mode SL_IDLE [1] 進(jìn)入SL_IDLE mode option. 該位不能自動(dòng)清除. 為了進(jìn)入SL_IDLE mode, CLKCON 寄存器必須等于 0x46.0 = Disable, 1 = SL_IDLE mode.STOP [0] 進(jìn)入 STOP mode. 該位不能自動(dòng)清除.0 = Disable 1 =進(jìn)入STOP mode3 慢時(shí)鐘控制寄存器CLKSLOW 0x01D80008 R/W 慢時(shí)鐘控制寄存器 初始值 0x9位名稱 BIT 描述PLL_OFF [5] 0 : PLL 打開,. PLL 僅能在SLOW_BIT=1時(shí)打開,在PLL穩(wěn)定后(150US),SLOW_BIT位可以清除 1 : PLL 關(guān)掉, PLL 僅能在SLOW_BIT=1時(shí)關(guān)掉SLOW_BIT [4]0 : Fout = Fpllo (PLL output)1: Fout = Fin / (2 x SLOW_VAL), (SLOW_VAL 0) Fout = Fin, (SLOW_VAL =0)SLOW_VAL [3:0] 這四位是在SLOW_BIT 位打開時(shí)slow clock的分頻值 4 鎖定時(shí)間計(jì)數(shù)值寄存器LOCKTIME 0x01D8000C R/W 鎖定時(shí)間計(jì)數(shù)值寄存器 初始值 0xfff6 CPU WRAPPER amp。 CPULCD_DMA, ZDMA, BDM