【正文】 個(gè)位數(shù)計(jì)數(shù) qb: out STD_LOGIC_VECTOR(1 DOWNTO 0))。 ARCHITECTURE a1 OF count24 IS BEGIN process(clk) variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0)。 begin if clk39。139。139。tmb:=tmb+1。 tmb:=00。 end if。 end if。 qb=tmb。 END a1。 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 比較圖形設(shè)計(jì)和語言設(shè)計(jì)方法的差別和優(yōu)缺點(diǎn)。 掌握組合邏輯電路的靜態(tài)測(cè)試方法。 初步了解可編程器件的設(shè)計(jì)全過程。 三、實(shí)驗(yàn)內(nèi)容 新建一個(gè)設(shè)計(jì)工程； 輸入并連接如圖 所示原理圖； 圖 61 38 譯碼器原理圖 選擇目標(biāo)器件（ EP1C3ATC14410）； 編譯與適配； 波形文件輸入與設(shè)定，功能仿真與驗(yàn)證； 管腳鎖定； 器件編程下載； 硬件測(cè)試； 采用 VHDL 語言描述以上 38 譯碼器，并重復(fù)以上 48 項(xiàng)； 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 組合邏輯電路的設(shè)計(jì)應(yīng)該注意什么問題？ 10 實(shí)驗(yàn)七 組合邏輯電路的 VHDL 描述 一、實(shí)驗(yàn)?zāi)康? 掌握組合邏輯電路的設(shè)計(jì)方法。 熟悉 FPGA 設(shè)計(jì)的過程，比較原理圖輸入和文本輸入的優(yōu)劣。 三、實(shí)驗(yàn)內(nèi)容 用 VHDL 語言設(shè)計(jì)一個(gè)四舍五入判別電路，其輸入為 8421BCD 碼，要求當(dāng)輸入大于或等于５時(shí)，判別電路輸出為１，反之為０。 圖 四舍五入判別參考電路 用 VHDL 語言設(shè)計(jì)四個(gè)開關(guān)控制一盞燈的邏輯電路，要求改變?nèi)我忾_關(guān)的狀態(tài)能夠引起燈亮滅狀態(tài)的改變。） 圖 燈控參考電路 用 VHDL 語言設(shè)計(jì)一個(gè)優(yōu)先排隊(duì)電路（參考電路原理圖如圖 所示），其中： A=1，最高優(yōu)先級(jí)；B=1，次高優(yōu)先級(jí)； C=1， 最低優(yōu)先級(jí)。 圖 優(yōu)先排隊(duì)參考電路 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 CPLD 和 FPGA 有什么差別？設(shè)計(jì)中應(yīng)該注意什么問題？ 圖形設(shè)計(jì)方法中采用 LPM 設(shè)計(jì)有什么好處？ 11 實(shí)驗(yàn)八 觸發(fā)器的 VHDL 描述 一、實(shí) 驗(yàn)的目的 掌握觸發(fā)器功能的測(cè)試方法。 掌握集成 JK 觸發(fā)器和 D 觸發(fā)器的邏輯功能及觸發(fā)方式。 通過實(shí)驗(yàn)、體會(huì) CPLD 芯片的高集成度和多 I/O 口。 三、實(shí)驗(yàn)內(nèi)容 用 VHDL 語言設(shè)計(jì)基本 RS 觸發(fā)器、同步 RS 觸發(fā)器、 JK 觸發(fā)器、 D 觸發(fā)器，并將這些觸發(fā)器集成于一個(gè)電路（芯片）中（參考設(shè)計(jì)電路如圖 所示），并研究其相互轉(zhuǎn)換的方法。 表一： RS 寄存器 Rd Sd Q NQ 說 明 0 1 1 0 1 1 0 0 12 表二： RS 鎖存器 R S CLK1 Rd Sd Qn Qn+1 Qn1 說 明 X X X 1 0 X X X 0 1 X X X 0 0 X X 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 表三： D 觸發(fā)器 INPUTS OUTPUTS D CLK2 Rd Sd Q NQ X X 0 1 X X 1 0 X X 0 0 X 0 1 1 X 1 1 1 0 ↑ 1 1 1 ↑ 1 1 表四： JK 觸發(fā)器 J K CLK1 Rd Sd Qn Qn+1 NQn+1 X X X 0 1 X X X 1 0 X X X 0 0 X X 0 1 1 X X 1 1 1 0 0 ※ 1 1 0 1 ※ 1 1 1 0 ↓ 1 1 1 1 ↓ 1 1 分別將 JK 觸發(fā)器和 D 觸發(fā)器接成 T 觸發(fā)器，模擬其工作狀態(tài)，并畫出其波形圖。 二、實(shí)驗(yàn)儀器 計(jì)算機(jī)、 Max+plusII 或 QuartusII 軟件、 EDA 試驗(yàn)箱。被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉。根據(jù)這種電路狀況，如果希望在 8 個(gè)數(shù)碼管顯示希望的數(shù)據(jù)，就必須使得 8 個(gè)選通信號(hào) k k …k8 分別被單獨(dú)選通，并在此同時(shí)，在段信號(hào)輸入口加上希望在該對(duì)應(yīng)數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號(hào)的掃變，就能實(shí)現(xiàn)掃描顯示的目的。 圖 8 位數(shù)碼掃描顯示電路圖 實(shí)驗(yàn)內(nèi)容 1：理解程序中各語句的含義，以及該例的整體功能。 實(shí)驗(yàn)方式：若考慮小數(shù)點(diǎn)， SG 的 8個(gè)段分別與 PIO4 PIO4 … 、 PIO42（高位在左）、 BT 的 8 個(gè)位分別與 PIO3 PIO3 … 、 PIO41（高位在左）；電路模式不限，引腳圖參考附圖 11。引腳鎖定后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)。 實(shí)驗(yàn)內(nèi)容 2：修改例 的進(jìn) 程 P1中的顯示數(shù)據(jù)直接給出的方式，增加 8 個(gè) 4 位鎖存器，作為顯示數(shù)據(jù)緩沖器，使得所有 8 個(gè)顯示數(shù)據(jù)都必須來自緩沖器。 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 【例 】 LIBRARY IEEE。 USE 。 SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 位控制信號(hào)輸出 14 END。 SIGNAL A : INTEGER RANGE 0 TO 15。 A = 1 。 A = 3 。 A = 5 。 A = 7 。 A = 9 。 A = 11 。 A = 13 。 A = 15 。 END CASE 。 P2： PROCESS(CLK) 計(jì)數(shù)器 BEGIN IF CLK39。139。 END IF。 P3： PROCESS( A ) –譯碼電路 BEGIN CASE A IS WHEN 0 = SG = 0111111。 WHEN 2 = SG = 1011011。 WHEN 4 = SG = 1100110。 WHEN 6 = SG = 1111101。 WHEN 8 = SG = 1111111。 WHEN 10 = SG = 1110111。 WHEN 12 = SG = 0111001。 WHEN 14 = SG = 1111001。 WHEN OTHERS = NULL 。 END PROCESS P3。 例 是掃描顯示的示例程序，其中 clk 是掃描時(shí)鐘； SG 為 7 段控制信號(hào)，由高位至低位分別接 g、 f、 e、d、 c、 b、 a 7 個(gè)段； BT 是位選控制信號(hào)，接圖 520中的 8 個(gè)選通信號(hào)： k k …k8 。 四、實(shí)驗(yàn)研究與思考 字形編碼的種類，即一個(gè) 8 段數(shù)碼管可產(chǎn)生多少種字符，產(chǎn)生所有字符需多少根譯碼信號(hào)線？ 字符顯示亮度和掃描頻率的關(guān)系，且讓人感覺不出光爍現(xiàn)象的最低掃描頻率是多少？ 掃描顯示和 靜態(tài)顯示有什么差別？使用掃描顯示有什么好處？ 15 實(shí)驗(yàn)十 VHDL 硬件設(shè)計(jì) 計(jì)數(shù)器及時(shí)序電路描述 一、實(shí)驗(yàn)?zāi)康? 了解時(shí)序電路的經(jīng)典設(shè)計(jì)方法（ JK 觸發(fā)器和一般邏輯門組成的時(shí)序邏輯電路）。 了解同步計(jì)數(shù)器通過清零阻塞法和預(yù)顯數(shù)法得到循環(huán)任意進(jìn)制計(jì)數(shù)器的方法。 了解同步設(shè)計(jì)和異步設(shè)計(jì)的區(qū)別。 三、實(shí)驗(yàn)內(nèi)容 實(shí)驗(yàn)內(nèi)容中的六個(gè)實(shí)驗(yàn)均要通過實(shí)驗(yàn)十的 ―掃描顯示電路 ‖進(jìn)行顯示，具體連線根據(jù)每個(gè)實(shí)驗(yàn)內(nèi)容完成時(shí)的管腳分配來定義，同相應(yīng)的輸入輸出接口功能模塊相連，掃描模塊的設(shè)計(jì)參考實(shí)驗(yàn)十。 8 位 LED 數(shù)碼管 16 進(jìn)制顯示掃描顯示驅(qū)動(dòng)電路設(shè)計(jì)，實(shí)驗(yàn)參考原理圖如圖 所示。 圖 計(jì)數(shù)器設(shè)計(jì)參考原理圖 用 74161 兩個(gè)宏連接成八位二進(jìn)制同步計(jì)數(shù)器，實(shí)驗(yàn)參考原理圖如圖 所示。 16 圖 兩位十六進(jìn)制計(jì)數(shù)器設(shè)計(jì)參考原理圖 用 74390 兩個(gè)宏連接成八位十進(jìn)制異步計(jì)數(shù)器。實(shí)驗(yàn)參考原理圖，如圖 所示： 17 圖 兩位七進(jìn)制計(jì)數(shù)器設(shè)計(jì)參考原理圖 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 說明在 FPGA 設(shè)計(jì)中，同步設(shè)計(jì)和異步設(shè)計(jì)的不同之處。 掌握十進(jìn)制，六進(jìn)制，二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。 掌握揚(yáng)聲器的驅(qū)動(dòng)。 掌握 FPGA 技術(shù)的層次化設(shè)計(jì)方法。 三、實(shí)驗(yàn)內(nèi)容 要求 具有時(shí)、分、秒計(jì)數(shù)顯示功能，以二十四小時(shí)循環(huán)計(jì)時(shí)；具有清零、調(diào)節(jié)小時(shí)、分鐘的功能；具有整點(diǎn) 18 報(bào)時(shí)和 LED 燈花樣顯示的功能；各種進(jìn)制的計(jì)數(shù)及時(shí)鐘控制模塊（ 10 進(jìn)制、六進(jìn)制、 24 進(jìn)制）、掃描分時(shí)顯示、譯碼模塊、彩燈，揚(yáng)聲器編碼模塊都采用 VHDL 語言編寫，設(shè)計(jì)參考原理圖如圖 所示。將此設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。以培養(yǎng)學(xué)生之間的合作精神，同時(shí)加深層次化設(shè)計(jì)概念。 （ 2）了解軟件的元件管理深層含義，以及模塊元件之間的連接概念，對(duì)于不同目錄 下的同一設(shè)計(jì)，如何熔合。 了解 LPM_ROM 和 1616 點(diǎn)陣 LED 的工作原理。 進(jìn)一步掌握地址發(fā)生器和譯碼器的設(shè)計(jì)方法。 二、實(shí)驗(yàn)儀器 計(jì)算機(jī)、 Max+plusII 或 QuartusII 軟件、 EDA 試驗(yàn)箱。 它有 16 個(gè)共陰極輸出端口，每個(gè)共陰極對(duì)應(yīng)有 16 個(gè) LED 顯示燈。 本實(shí)驗(yàn)就是要通過 FPGA 芯片產(chǎn)生讀時(shí)序，將字形從 LPM_ROM 中讀出，然后產(chǎn)生寫時(shí)序，寫入 1616的點(diǎn)陣，使其掃描顯示輸出。這是一 1616 點(diǎn)陣字庫(kù)，一個(gè)字占 32 個(gè)字節(jié)，例如 ―正 ‖所對(duì)應(yīng)的 32 個(gè)字節(jié)是： W0―00000000‖， W1―00000000‖， W2―00000000‖， W3―00000000‖， W4―00010000‖， W5―00001000‖， W6―00010000‖， W7―00001000‖…… 用 FPGA 芯片內(nèi)部的 LPM_ROM 編輯器，將某一字符的點(diǎn)陣字模存入。 設(shè)計(jì)點(diǎn)陣掃描和 LPM_ROM 中的地址映射，編寫相應(yīng)時(shí)序的讀過程信號(hào)和寫過程信號(hào)，以及相應(yīng)的掃描順序。 圖 點(diǎn)陣 字庫(kù)格式 20 圖 字符發(fā)生器頂層原理圖 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 有幾種方法可以使字形顯示旋轉(zhuǎn) 90 度、 180 度？ 有幾種方法可以使字形之間： 錯(cuò)誤 !未找到引用源。 按一定位移速度顯示。 了解 ADC0809 的工作原理和采樣控制時(shí)序。 掌握 VHDL 語言的仿真驗(yàn)證方法。 三、實(shí)驗(yàn)內(nèi)容 原理： ADC0809 是 CMOS 的 8 位 A/D 轉(zhuǎn)換器，片內(nèi)有 8 路模擬開關(guān)，可控制 8 個(gè)模擬量中的一個(gè)進(jìn)入轉(zhuǎn)換器中。主要控制信號(hào)如圖 所示： START 是轉(zhuǎn)換啟動(dòng)信號(hào)，高電平有效； ALE 是 3 位通道選擇地址 (ADDC、 ADDB、ADDA)信號(hào)的鎖存信號(hào)。： 圖 ADC0809工作時(shí)序 21 實(shí)驗(yàn)示例程序如 。 USE 。 來自 0809轉(zhuǎn)換好的 8位數(shù)據(jù) CLK : IN STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE : OUT STD_LOGIC。 轉(zhuǎn)換開始信號(hào) OE : OUT STD_LOGIC。 信號(hào)通道最低位控制信號(hào) LOCK0 : OUT STD_LOGIC。 8位數(shù)據(jù)輸出 END ADCINT。 定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 。 SIGNAL LOCK : STD_LOGIC。139。039。139。 LOCK0 = LOCK 。039。039。039。039。 0809初始化 WHEN st1=ALE=39。START=39。LOCK=39。OE=39。 next_state =