【正文】 三、實(shí)驗(yàn)內(nèi)容 待測模擬信號(hào)的來源：打開系統(tǒng)的 +/12V 電源開關(guān)。 掌握數(shù)據(jù)緩沖器的設(shè)計(jì)。編譯后下載，用頻率計(jì)測試此端的頻率輸出，應(yīng)該為 75MHz。 BEGIN u1 : PLL50 PORT MAP(inclk0=CLK0,c0=FOUT0)。 ARCHITECTURE behav OF GW_PLL IS COMPONENT PLL50 PORT(inclk0 : IN STD_LOGIC := 39。 USE 。圖 所示的窗口中選中 Use this c1，即選擇另一輸出時(shí)鐘端 c1。單擊 Next 按鈕后彈出圖 所示的窗口。 測試嵌入式鎖相環(huán)輸出信號(hào)的特性。 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 如果待檢測預(yù)置數(shù)必須以右移方式進(jìn)入序列檢測器，寫出該檢測器的 VHDL 代碼（兩進(jìn)程符號(hào)化有限狀態(tài)機(jī)），并提出測試該序列檢測器的實(shí)驗(yàn)方案。 三、實(shí)驗(yàn)內(nèi)容 實(shí)驗(yàn)要求：設(shè)計(jì)一個(gè) 8 位串行輸入碼檢測電路，檢測密碼可以通過鍵盤任意設(shè)定，當(dāng)串行輸入的 8 位代碼和設(shè)定的 8 位檢測密碼相同時(shí)給出指示（自行設(shè)定）；不同時(shí)發(fā)出警報(bào)聲。 掌握一般狀態(tài)機(jī)的設(shè)計(jì)與應(yīng)用。 U2 : REG32B PORT MAP( LK = Load1, DIN=DTO1, DOUT = DOUT)。 SIGNAL Load1 : STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 計(jì)數(shù)使能信號(hào) DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 輸出鎖存信號(hào) END COMPONENT。 ARCHITECTURE struc OF FREQTEST IS COMPONENT FTCTRL PORT (CLKK : IN STD_LOGIC。 ENTITY FREQTEST IS PORT ( CLK1HZ : IN STD_LOGIC。 END behav。 END IF。139。039。 ARCHITECTURE behav OF COUNTER32B IS SIGNAL CQI : STD_LOGIC_VECTOR(31 DOWNTO 0)。 時(shí)鐘信號(hào) CLR : IN STD_LOGIC。 【例 】 LIBRARY IEEE。 THEN DOUT = DIN。 END REG32B。 32位鎖存器 USE 。 Load = NOT Div2CLK。 產(chǎn)生計(jì)數(shù)器清零信號(hào) ELSE RST_CNT = 39。 AND Div2CLK=39。 END IF。 BEGIN PROCESS( CLKK ) BEGIN IF CLKK39。 計(jì)數(shù)器時(shí)鐘使能 RST_CNT : OUT STD_LOGIC。 測頻控制電路 USE 。 用 LPM 模塊取代例 和例 ，再完成同樣的設(shè)計(jì)任務(wù)。建議選實(shí)驗(yàn)電路模式 5； 8 個(gè)數(shù)碼管以 16 進(jìn)制形式顯示測頻輸出；待測頻率輸入 FIN 由 clock0 輸入，頻率可選 4Hz、 256HZ、 3Hz...50MHz 等； 1HZ 測頻控制信號(hào) CLK1HZ 可由 clock2輸入 (用跳線選 1Hz)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào) LOAD 的上跳沿將計(jì)數(shù)器在前 1 秒鐘的計(jì)數(shù)值鎖存進(jìn)鎖存器 REG32B 中，并由外部的 16 進(jìn)制 7段譯碼器譯出，顯示計(jì)數(shù)值。測頻控制信號(hào)可 以由一個(gè)獨(dú)立的發(fā)生器來產(chǎn)生，即圖 中的 FTCTRL。 了解 8 位 10 進(jìn)制頻率計(jì)的設(shè)計(jì)方法。 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 采用本方法估計(jì)可以產(chǎn)生的正弦波的頻率能到多少？ 若要產(chǎn)生任意信號(hào)波形和高速波形輸出應(yīng)該注意什么問題？ 24 實(shí)驗(yàn)十五 8 位 16 進(jìn)制頻率計(jì) 一、實(shí)驗(yàn)?zāi)康? 掌握頻率計(jì)的工作原理。然后下載 到 FPGA 中；波形輸出在系統(tǒng)左下角，將示波器的地與 GW48 系統(tǒng)的地（ GND）相接，信號(hào)端與―AOUT‖信號(hào)輸出端相接。 D/A 轉(zhuǎn)換量是以電流形式輸出的，所以必須將 電流信號(hào)變?yōu)殡妷盒盘?hào)； AGND/DGND：模擬地與數(shù)字地。 END PROCESS。EVENT AND CLK = 39。 地址鎖存時(shí)鐘 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 信號(hào)源時(shí)鐘 DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。示例程序如例 ， 【例 】 正弦信號(hào)發(fā)生器頂層設(shè)計(jì) LIBRARY IEEE。 熟悉 SignalTap II 測試方法。 掌握 LPM_ROM 的使用方法。數(shù)碼管 2 和 1也將顯示同樣數(shù)據(jù)，此數(shù)據(jù)直接來自 0809 的數(shù)據(jù)口。下載 ADC0809 中的 FPGA中； clock0 的短路帽接可選 12MHz、6MHz、 65536Hz 等頻率；按動(dòng)一次右側(cè) 的復(fù)位鍵；用螺絲刀旋轉(zhuǎn) GW48 系統(tǒng)左下角的精密電位器，以便為ADC0809 提供變化的待測模擬信號(hào)（注意，這時(shí)必須在例 中賦值： ADDA = 39。 利用 QuartusII 對例 進(jìn)行文本編輯輸入和仿真測試；給出仿真波形。EVENT THEN REGL = D 。 END PROCESS REG 。EVENT AND CLK=39。 WHEN OTHERS = next_state = st0。139。039。 OE=39。START=39。 EOC=1表明轉(zhuǎn)換結(jié)束 ELSE next_state = st2。039。039。 next_state = st2。LOCK=39。 0809初始化 WHEN st1=ALE=39。039。039。139。139。 定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 。 信號(hào)通道最低位控制信號(hào) LOCK0 : OUT STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE : OUT STD_LOGIC。 USE 。主要控制信號(hào)如圖 所示： START 是轉(zhuǎn)換啟動(dòng)信號(hào)，高電平有效； ALE 是 3 位通道選擇地址 (ADDC、 ADDB、ADDA)信號(hào)的鎖存信號(hào)。 掌握 VHDL 語言的仿真驗(yàn)證方法。 按一定位移速度顯示。 設(shè)計(jì)點(diǎn)陣掃描和 LPM_ROM 中的地址映射，編寫相應(yīng)時(shí)序的讀過程信號(hào)和寫過程信號(hào)，以及相應(yīng)的掃描順序。 本實(shí)驗(yàn)就是要通過 FPGA 芯片產(chǎn)生讀時(shí)序，將字形從 LPM_ROM 中讀出，然后產(chǎn)生寫時(shí)序，寫入 1616的點(diǎn)陣，使其掃描顯示輸出。 二、實(shí)驗(yàn)儀器 計(jì)算機(jī)、 Max+plusII 或 QuartusII 軟件、 EDA 試驗(yàn)箱。 了解 LPM_ROM 和 1616 點(diǎn)陣 LED 的工作原理。以培養(yǎng)學(xué)生之間的合作精神，同時(shí)加深層次化設(shè)計(jì)概念。 三、實(shí)驗(yàn)內(nèi)容 要求 具有時(shí)、分、秒計(jì)數(shù)顯示功能，以二十四小時(shí)循環(huán)計(jì)時(shí)；具有清零、調(diào)節(jié)小時(shí)、分鐘的功能；具有整點(diǎn) 18 報(bào)時(shí)和 LED 燈花樣顯示的功能；各種進(jìn)制的計(jì)數(shù)及時(shí)鐘控制模塊（ 10 進(jìn)制、六進(jìn)制、 24 進(jìn)制）、掃描分時(shí)顯示、譯碼模塊、彩燈，揚(yáng)聲器編碼模塊都采用 VHDL 語言編寫，設(shè)計(jì)參考原理圖如圖 所示。 掌握揚(yáng)聲器的驅(qū)動(dòng)。實(shí)驗(yàn)參考原理圖，如圖 所示： 17 圖 兩位七進(jìn)制計(jì)數(shù)器設(shè)計(jì)參考原理圖 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 說明在 FPGA 設(shè)計(jì)中，同步設(shè)計(jì)和異步設(shè)計(jì)的不同之處。 圖 計(jì)數(shù)器設(shè)計(jì)參考原理圖 用 74161 兩個(gè)宏連接成八位二進(jìn)制同步計(jì)數(shù)器，實(shí)驗(yàn)參考原理圖如圖 所示。 三、實(shí)驗(yàn)內(nèi)容 實(shí)驗(yàn)內(nèi)容中的六個(gè)實(shí)驗(yàn)均要通過實(shí)驗(yàn)十的 ―掃描顯示電路 ‖進(jìn)行顯示，具體連線根據(jù)每個(gè)實(shí)驗(yàn)內(nèi)容完成時(shí)的管腳分配來定義，同相應(yīng)的輸入輸出接口功能模塊相連，掃描模塊的設(shè)計(jì)參考實(shí)驗(yàn)十。 了解同步計(jì)數(shù)器通過清零阻塞法和預(yù)顯數(shù)法得到循環(huán)任意進(jìn)制計(jì)數(shù)器的方法。 例 是掃描顯示的示例程序，其中 clk 是掃描時(shí)鐘； SG 為 7 段控制信號(hào)，由高位至低位分別接 g、 f、 e、d、 c、 b、 a 7 個(gè)段； BT 是位選控制信號(hào)，接圖 520中的 8 個(gè)選通信號(hào)： k k …k8 。 WHEN OTHERS = NULL 。 WHEN 12 = SG = 0111001。 WHEN 8 = SG = 1111111。 WHEN 4 = SG = 1100110。 P3： PROCESS( A ) –譯碼電路 BEGIN CASE A IS WHEN 0 = SG = 0111111。139。 END CASE 。 A = 13 。 A = 9 。 A = 5 。 A = 1 。 位控制信號(hào)輸出 14 END。 USE 。 實(shí)驗(yàn)內(nèi)容 2：修改例 的進(jìn) 程 P1中的顯示數(shù)據(jù)直接給出的方式，增加 8 個(gè) 4 位鎖存器，作為顯示數(shù)據(jù)緩沖器，使得所有 8 個(gè)顯示數(shù)據(jù)都必須來自緩沖器。 實(shí)驗(yàn)方式：若考慮小數(shù)點(diǎn)， SG 的 8個(gè)段分別與 PIO4 PIO4 … 、 PIO42（高位在左）、 BT 的 8 個(gè)位分別與 PIO3 PIO3 … 、 PIO41（高位在左）；電路模式不限，引腳圖參考附圖 11。根據(jù)這種電路狀況，如果希望在 8 個(gè)數(shù)碼管顯示希望的數(shù)據(jù)，就必須使得 8 個(gè)選通信號(hào) k k …k8 分別被單獨(dú)選通，并在此同時(shí)，在段信號(hào)輸入口加上希望在該對應(yīng)數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號(hào)的掃變，就能實(shí)現(xiàn)掃描顯示的目的。 二、實(shí)驗(yàn)儀器 計(jì)算機(jī)、 Max+plusII 或 QuartusII 軟件、 EDA 試驗(yàn)箱。 三、實(shí)驗(yàn)內(nèi)容 用 VHDL 語言設(shè)計(jì)基本 RS 觸發(fā)器、同步 RS 觸發(fā)器、 JK 觸發(fā)器、 D 觸發(fā)器，并將這些觸發(fā)器集成于一個(gè)電路（芯片）中（參考設(shè)計(jì)電路如圖 所示），并研究其相互轉(zhuǎn)換的方法。 掌握集成 JK 觸發(fā)器和 D 觸發(fā)器的邏輯功能及觸發(fā)方式。） 圖 燈控參考電路 用 VHDL 語言設(shè)計(jì)一個(gè)優(yōu)先排隊(duì)電路（參考電路原理圖如圖 所示），其中： A=1，最高優(yōu)先級(jí)；B=1，次高優(yōu)先級(jí)； C=1， 最低優(yōu)先級(jí)。 三、實(shí)驗(yàn)內(nèi)容 用 VHDL 語言設(shè)計(jì)一個(gè)四舍五入判別電路，其輸入為 8421BCD 碼，要求當(dāng)輸入大于或等于５時(shí)，判別電路輸出為１，反之為０。 三、實(shí)驗(yàn)內(nèi)容 新建一個(gè)設(shè)計(jì)工程； 輸入并連接如圖 所示原理圖； 圖 61 38 譯碼器原理圖 選擇目標(biāo)器件（ EP1C3ATC14410）； 編譯與適配； 波形文件輸入與設(shè)定，功能仿真與驗(yàn)證； 管腳鎖定； 器件編程下載； 硬件測試； 采用 VHDL 語言描述以上 38 譯碼器，并重復(fù)以上 48 項(xiàng)； 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 組合邏輯電路的設(shè)計(jì)應(yīng)該注意什么問題？ 10 實(shí)驗(yàn)七 組合邏輯電路的 VHDL 描述 一、實(shí)驗(yàn)?zāi)康? 掌握組合邏輯電路的設(shè)計(jì)方法。 掌握組合邏輯電路的靜態(tài)測試方法。 END a1。 end if。 tmb:=00。139。 begin if clk39。 個(gè)位數(shù)計(jì)數(shù) qb: out STD_LOGIC_VECTOR(1 DOWNTO 0))。 USE 。 掌握硬件描述語言設(shè)計(jì)的編譯與驗(yàn)證方法。 三、實(shí)驗(yàn)內(nèi)容 建立一個(gè) 4bit 計(jì)數(shù)器圖形設(shè)計(jì)文件（如圖 示）； 圖 圖形設(shè)計(jì)例圖 對上述計(jì)數(shù)器進(jìn)行功能和時(shí)間仿真，驗(yàn)證其功能并測試其最高工作頻率。 自行設(shè)計(jì)紀(jì)錄表格，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考