【正文】 加器模塊邏輯設(shè)計(jì)時(shí)，采用由上至下的設(shè)計(jì)方法，在進(jìn)行設(shè)計(jì)輸入時(shí)，需要由下至上分級(jí)輸入，使用 QuartusIIGraphic Editor 進(jìn)行設(shè)計(jì)輸入的步驟如下。如下圖： 半加器原理圖 （ 3）、將此文件另存為 。如下圖。單擊 New 對(duì)話框中的 Other Files 選項(xiàng)卡標(biāo)簽，再選擇 Vector Waveform File 選項(xiàng)，單擊 OK 按鈕，組建一個(gè) 。在出現(xiàn)的對(duì)話框中的 Filter 下拉列表中選擇 Pins： all項(xiàng)，單擊 List 按鈕，在 Nodes Found 列表中顯示項(xiàng)目中的所有引腳節(jié)點(diǎn)。 （ 7）選擇主菜單中的 Edit→ End Time 命令，打開對(duì)話框，在 Time 編輯框中輸入 100，單位 us。采取同樣的方法，將輸入點(diǎn)都進(jìn)行設(shè)置。 為了對(duì)設(shè)計(jì)進(jìn)行仿真，創(chuàng)建的波形文件的名稱必須與設(shè)計(jì)文件的名稱相同，并且它們要保存在同一個(gè)子目錄下。如果沒有錯(cuò)誤的話，彈出 Simulator was successful。 6．質(zhì)疑、建議、問題討論 （ 1）因?yàn)槭堑谝淮谓佑| QUARTUSII 語(yǔ)言，所以很多的東西都不太了解，加之因?yàn)檎Z(yǔ)言都是英文形式的導(dǎo)致有很多的操作看不懂。 （ 2）、實(shí)驗(yàn)過程中連圖時(shí)要注意應(yīng)該只有代表兩根導(dǎo)線相連的情況下才會(huì)出現(xiàn)圓點(diǎn)，其他地方出 現(xiàn)則說明導(dǎo)線連接出現(xiàn)問題。在請(qǐng)教老師后，老師幫著操作了一次。 （ 4）、實(shí)驗(yàn)有時(shí)會(huì)出現(xiàn)編譯不成功，原因是文件名稱和存儲(chǔ)路徑有問題。 （ 5）、實(shí)驗(yàn)時(shí)應(yīng)該針對(duì)不同的文件建立不同的子文件夾，否則容易造成找不到需要添加的文件，這樣做也使實(shí)驗(yàn)簡(jiǎn)單，更具有實(shí)用性。 其目的是 熟悉 QuartusII 的 VHDL 文本設(shè)計(jì)流程全過程。最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測(cè)試，實(shí)際驗(yàn)證本項(xiàng)實(shí)驗(yàn)的功能。 5．實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)數(shù)據(jù)記錄 在 QuartusⅡ 中輸入代碼。 USE 。 s: IN BIT。 END ENTITY mux21a。 END ARCHITECTURE one。 然后，在 driver 里頭選擇適合的芯片，再根據(jù) PORT 的命名設(shè)置熒腳的輸入，如表 4所示： 表 引腳名稱 設(shè)置端口 a input Pin=45 b input Pin=46 s output Pin=53 y output Pin=24 進(jìn)行編譯仿真，發(fā)現(xiàn)無(wú)誤。 USE 。 outy :OUT STD_LOGIC)。 ARCHITECTURE BHV OF muxk IS COMPONENT mux21a PORT(a,b,s:IN STD_LOGIC。 END COMPONENT。 BEGIN U1:mux21a PORT MAP(a=a2,b=a3,s=s0,y=tmp)。 END ARCHITECTURE BHV。 改正后進(jìn)行 Save amp。 Simulate 結(jié)果如下所示： 把程序下載到芯片上 ,進(jìn)行檢驗(yàn)。 問題討論：一個(gè)三選一多路選擇器由兩個(gè)二選一選擇器組成因此會(huì)出現(xiàn)選擇的時(shí)候有多種情況是一樣的結(jié)果。熟悉 lQuartusⅡ 的 VHDL 文本設(shè)計(jì)流程全過程。 其目的是 熟悉 QuartusII 的 VHDL 文本設(shè)計(jì)流程全過程。 7 段數(shù)碼顯示譯碼器的輸出信號(hào) LED7S 的 7位分別接 共陰 7 段 數(shù)碼管的 7 個(gè)段 ，高位在左，低位在右。注意，這里沒有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要考慮，需要增加段 h， 此時(shí)實(shí)體說明中的 LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)應(yīng)改為 ? (7 DOWNTO 0)。 5．實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)數(shù)據(jù)記錄 1） 用 VHDL 設(shè)計(jì) 7 段數(shù)碼管顯示譯碼電路，并在 VHDL 描述的測(cè)試平臺(tái)下對(duì)譯碼器進(jìn)行功能仿真，給出仿真的波形。快速輪流點(diǎn)亮 8個(gè)數(shù)碼管，這樣就可以實(shí)現(xiàn)同時(shí)顯示 8個(gè)字符的效果（盡管實(shí)際上同一時(shí)間只有一個(gè)數(shù)碼管被點(diǎn)亮）。 3） 用 QuartusII 對(duì) 2）中的設(shè)計(jì) 進(jìn)行編譯、綜合、仿真，給出其所有信號(hào)的仿真波形和時(shí)序分析數(shù)據(jù)。 管腳鎖定： *clk: clk1 43 clk1 D(3): PIO30 30 SW1 D(2): PIO24 35 SW2 D(1): PIO25 36 SW3 D(0): PIO26 37 SW4 A(6): PIO6 11 SEG g LED1 A(5): PIO5 10 SEG f A(4): PIO4 9 SEG e A(3): PIO3 8 SEG d A(2): PIO2 7 SEG c A(1): PIO1 6 SEG b A(0): PIO0 5 SEG a *S(2): 80 *S(1): 79 *S(0): 78 6．實(shí)驗(yàn)數(shù)據(jù)處理與分析 實(shí)驗(yàn)結(jié)果： VHDL描述： 7 段數(shù)碼管顯示譯碼電路 VHDL 描述： library ieee。 entity decl7s is port(a:in std_logic_vector(3 downto 0)。 end。 when0001=led7s=0000110。 when0011=led7s=1001111。 when0101=led7s=1101101。 when0111=led7s=0000111。 when1001=led7s=1101111。 when1011=led7s=1111100。 when1101=led7s=1011110。 when1111=led7s=1110001。 end case。 end。 USE 。 entity SCAN_LED is port(CLK:in std_logic。 D:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 end SCAN_LED。 BEGIN P1:PROCESS(CLK) BEGIN IF CLK39。139。ELSE C=000。 END IF。 END PROCESS P1。WHEN 0001= A=0000110。WHEN 0011= A=1001111。WHEN 0101= A=1101101。WHEN 0111= A=0000111。WHEN 1001= A=1101111。WHEN 1011= A=1111100。WHEN 1101= A=1011110。WHEN 1111= A=1110001。 END CASE。 END。 福建農(nóng)林大學(xué) 金山 學(xué)院信息工程類實(shí)驗(yàn)報(bào)告 系： 信息與機(jī)電工程系 專業(yè)： 電子信息工程 年級(jí)： 2020 級(jí) 姓名： 邱彬彬 學(xué)號(hào)： 100202079 實(shí)驗(yàn)課程： EDA 技術(shù) 實(shí)驗(yàn)室號(hào)： __田實(shí) 405 實(shí)驗(yàn)設(shè)備號(hào)： 2B 實(shí)驗(yàn)時(shí)間： 2020 年 4月 13