【正文】 這些信號按照3W原則進行約束。所以銅箔的間距設置需要加大至12mil以上。 測試點間距測試點的間距規(guī)則需要參考規(guī)范《 印制電路板設計規(guī)范——生產(chǎn)可測性要求》的內容進行設計。 線寬線寬的設置通常要考慮阻抗、過電流等因素，一般信號通常設置成6mil～8mil左右，對于終端產(chǎn)品和甚高密度板可以設置成5mil左右。不過，對于電源和地信號的去耦合電容和一些上、下拉電阻來說，電流不是很大，可以將這些線寬設置成12mil～15mil。1 oz（盎司）＝35 um＝35*106m 過孔大小統(tǒng)一選擇公司標準庫中的過孔，選擇過孔的時候需要參考工藝性要求和PCB供應商的生產(chǎn)能力，通常孔徑板厚比不能小于1：10，選用小的過孔可以減少設計的工作量，但是由于供應商的工藝能力不高，會導致PCB缺陷率高，可靠性也會降低。同時在PCB設計中盡量減少過孔的種類，以提高可制造性。可見，為了承載相同的電流值，過孔的直徑至少應為線寬的1/3。以上估算，僅考慮了自然冷卻、通孔的情況，沒有考慮過孔的層間傳熱效應，對于其它較為復雜的情況，如盲、埋孔等亦沒有考慮，如要準確計算出確切的溫度場分布圖，需要借助專業(yè)的熱場仿真工具。 特殊區(qū)域規(guī)則很多時候設計中不同的區(qū)域有不同的走線要求，比如對于BGA封裝芯片下方的走線，則希望具有更窄的線寬，更小的間距以及使用特殊的過孔。 電氣約束規(guī)則電氣約束集用于制定單個網(wǎng)絡電氣行為的規(guī)則，例如時序要求，噪聲容限等。對于高速走線的判定，可以參考下面的建議。對于模擬電路，當驅動器件的上升時間（tr）與下降時間（tf）中的較小者小于信號傳輸線延遲時間τ的12倍時，應稱為高速電路。將1/6 tr的等效傳輸線長度作為高速數(shù)字電路的判別長度Ld；將1/12 tr的等效傳輸線長度作為高速模擬電路的判別長度La。下表1為高速電路的參考界定表。表1 高速走線的界定參考tr（ns）數(shù)字電路模擬電路內層Ld （mm）外層Ld （mm）內層La （mm）外層La （mm）8188229945343173目前常用的電氣約束主要有：傳輸延遲、相對傳輸延遲、拓撲結構、串擾要求、差分對的相位和間距等等，所有的這些約束基本上都需要通過仿真或者參考相關的數(shù)據(jù)手冊來取得結果，并根據(jù)仿真和相關的數(shù)據(jù)手冊來進行約束的設置。 LVTTLLVTTL（Lowvoltage TransistorToTransistor Logic）是由JEDEC在1994年正式制定的一種單端信號連接的數(shù)字邏輯標準。 LVTTL、 ，主要性能參數(shù)如表2所示：表2 LVTTL主要性能參數(shù)VCC 電平VOHVOLVIHVIL傳輸帶寬 LVTTL V V V V133 MHz LVTTL V V V V166 MHz LVTTL V V V V266 MHz LVCMOSLVCMOS（lowvoltage CMOS）是由JEDEC在1997年正式制定的一種電路邏輯標準，LVCMOS是一種通用的數(shù)字邏輯標準，應用非常廣泛，被數(shù)字邏輯器件廠商普遍采用。GTL+（Gunning Transceiver Logic Plus），也稱GTLP，增強性射電收發(fā)器邏輯，是GTL的派生。GTL /GTL+邏輯主要用于奔騰CPU、背板和線路卡之間的連接。表4 GTL DC工作特性符號Symbol參數(shù)Parameter條件Condition最小值Min典型值Typical最大值Max單位UnitVTTTermination Voltage VVREFReference Voltage (2/3)VTT2%() (2/3)VTT+2% () V VIHHighLevel Input Voltage VREF+ () V VILLowLevel Input Voltage () V VOHHighLevel Output Voltage Depend on VTTand RTTVOLLowLevel Output Voltage IOL=40mA VIOHHighLevel Output Current Depend on VTTand RTTIOLLowLevel Output Current VOL=32 mAIOLLowLevel Output Current VOL= 40 mA注1：VREF可以由芯片自身產(chǎn)生或芯片外電路產(chǎn)生，但是一定要跟隨VTT電壓的變化，VTT上的電壓波動要能同時反映到VREF上來，即兩者嚴格滿足VREF＝(2/3)VTT的比例關系，以達到最佳的噪聲容限。 GTL+特性GTL+ 的DC工作特性如表5所示。由于GTL+ 有更高的噪聲容限，與GTL相比，GTL+成為首選信號電平。 互連拓撲圖1是一個點到點的GTL拓撲連接圖，圖2是一個點到點的GTL+拓撲連接圖，兩者的區(qū)別在于VTT和VREF不一樣，在驅動端和接收端的上拉電阻RTT對傳輸線進行雙向并聯(lián)端接，即使是雙向信號傳輸，在兩端也都沒有反射，保證了信號的完整性，使GTL邏輯門能應用在超過100MHz下的高速連接中，驅動端的上拉電阻RTT還有在驅動管關斷時，通過VTT提供高電平輸出的作用（類似OC、OD門）。 當驅動器輸出低電平時，驅動管打開，為了將輸出拉低，GTL/GTL+要求驅動器有較大的灌電流能力，尤其是GTL+，達48mA，如果上拉電阻值低于50歐姆，灌電流還會增大，因此在改變上拉匹配電阻滿足信號完整性的時候，還要注意是否滿足驅動器的灌電流要求。 特性SSTL包括SSTL_SSTL_2和SSTL_18三個標準，、。SSTL_3輸出緩沖分為SSTL_3I和SSTL_3II兩類。圖3 SSTL_3I輸出緩沖端接方式布局布線要求：(1) 串聯(lián)電阻（RS）緊靠源端；(2) 并聯(lián)電阻（RT）放在接收端，布線時最好的連接順序是先到接收端再到并聯(lián)端接；(3) 嚴格控制阻抗，保證阻抗的連續(xù)。圖4 SSTL_3II輸出緩沖端接方式布局布線要求：(1) 串聯(lián)電阻（RS）緊靠源端，源端的并聯(lián)電阻（RT1）緊靠串聯(lián)電阻（RS）,在并聯(lián)電阻（RT1）形成的stub要小于100mil；(2) 接受端并聯(lián)電阻（RT2）和電容（CLOAD）放在接收端，布線時最好的連接順序是先到接收端再到并聯(lián)端接；(3) 嚴格控制阻抗，保證阻抗的連續(xù)。圖5 SSTL_2I輸出緩沖端接方式布局布線要求請參考SSTL_3I的布局布線要求。圖6 SSTL_2II輸出緩沖端接方式布局布線要求請參考SSTL_3II的布局布線要求。圖7 SSTL_18輸出緩沖端接方式布局布線要求請參考SSTL_3II的布局布線要求。 特性HSTL定義了單端輸入信號標準、差分輸入信號標準和輸出緩沖標準。差分接收器的兩個輸入端，一個接收信號，另一個提供參考電平VREF。HSTL差分輸入信號標準規(guī)定，信號擺幅20％到80％的邊緣變化率小于或等于1V/ns。 HSTLI輸出緩沖端接方式HSTLI有兩種端接方式：無端接負載方式和對稱并聯(lián)端接負載方式。HSTLI使用50Ω電阻來平衡傳輸線阻抗，同時也需要一個外部的VTT來提供上拉電壓。 HSTL CLASS II輸出緩沖端接方式HSTL CLASS II輸出緩沖端接方式，如圖10和圖11所示。圖11 HSTL CLASS II輸出緩沖端接方式布局布線要求：并聯(lián)電阻（RT1）和并聯(lián)電阻（RT2）應分別放在整個鏈路的兩端，布線時最好的連接順序是并聯(lián)端接（RT2）→驅動器→接收器→并聯(lián)端接（RT1）。圖12 HSTL CLASS II輸出緩沖端接方式布局布線要求請參考SSTLI的布局布線要求。 LVDSLVDS（Low Voltage Differential Signaling）是低擺幅、差動信號技術，允許將單個數(shù)據(jù)以百或者千Mbps傳輸。大多數(shù)LVDS器件是驅動器和接收器，可以傳輸高速數(shù)據(jù)達10m的距離。可能是光模塊和芯片之間互連、芯片與芯片之間互連，對于傳輸信號來說，多是155MHz、622MHz，對于基帶信號來說。表8 LVDS參數(shù)參數(shù)描述最小值最大值單位VOD差分輸出電壓247454mVVOS偏置電壓V△VOD∣Change to VOD∣50∣mV∣△VOS∣Change to VOS∣50∣mV∣ISA，ISB短路電流Short Circuit Current24∣mA∣tr/tf輸出上升/下降時間（≥200Mbps）ns輸出上升/下降時間（200Mbps）30% of tuinsIIN輸入電流20∣uA∣VTH∣閾值電壓∣177。LVDS驅動器和接收器一般都是使用點到點的配置，如圖14，也有其他的拓撲/配置。需要兩個端接電阻，傳輸距離也要短（10m）。要求與接收器互連的線要求很短，一般要短于7mm，不能超過12mm。a) 至少是4層板，要有電源或者地平面，為傳輸線互連提供阻抗控制；b) 由于LVDS快速的上升和下降沿，走線要保證阻抗匹配，即使比較短的走線也要保證阻抗匹配。盡量減小短線（stub）和不匹配的長度，要盡量小于12mm（）。走線拐角，使用鈍角或者圓弧走線；c) 盡量減小一個差分對兩根線間的偏移（skew），減小偏移，可以減小EMI，一般控制在100mil以內。這樣布局，也可以最小化差分線間的偏移；e) 每個封裝都要加旁路電容，電源和地線要寬且短，最好有多個過孔，可以減小與電源平面的電感。最好是微帶線，因為可以不用使用過孔。差分線的兩根線在一離開IC后就盡量靠近走線，可以去除反射和共模干擾。阻抗計算方法請參考SI仿真規(guī)范；i) 走線中盡量減少過孔數(shù)量和其他導致阻抗不連續(xù)的因素；j) 將LVDS信號和TTL/CMOS信號隔離，最好將LVDS信號和TTL/CMOS信號布線在不同的層上，中間用電源或者地平面隔離，從而可以避免TTL/CMOS信號噪聲耦合進入LVDS信號；k) 差分線對之間走線保持在差分線兩倍間距以上，即x2S，差分線與其它TTL/CMOS走線保持在三倍差分走線間距以上,即x3S。如圖17，其中x為差分線對間距，S為差分線間距，h為兩個參考平面之間的間距，W為差分線線寬。那么在設計中就要注意保證4路或者16路信號與對應的隨路時鐘要保證等長。25mil。 端接a) 因為驅動器是電流模式的，需要電阻來完成回流。一般大約100Ω，有些芯片內部已經(jīng)設計了端接電阻；c) 端接電阻盡量靠近接收端放置，走線越短越好，因為長的分支走線會增加電容負載，降低負載阻抗，影響信號質量。 BLVDSBLVDS即總線LVDS，是LVDS線的拓展，專門為多點的應用而設計，驅動電流為10mA。標準的應用如圖18，傳輸線的阻抗和端接電阻（Zt）都為100歐姆。 PECLPECL（Positive EmintterCoupled Logic）是由ECL（EmintterCoupled Logic）標準發(fā)展而來，在PECL電路中省去了負電源，信號的擺幅相對ECL要小，使得邏輯更適合于高速數(shù)據(jù)的串行和并行連接。一般光模塊與芯片之間都是應用LVPECL電平，有些時鐘的差分信號也是采用LVPECL電平的。 LVPECL參數(shù)推薦的操作條件如表9所示。表10 參數(shù)表 條件：VEE=NOM；Output Load=50Ω to 2V參數(shù)描述值 （0?~75?C）單位最小最大VIH輸入高電壓1165880mVVIL輸入低電壓16101475mVVOH輸出高電壓（VIn =VIH最大或者VIL最?。?025880mVVOL輸出低電壓（VIn =VIH最大或者VIL最?。?8101620mVVBB輸出參考電壓注13801620mVVOH（C）輸出高Corner電壓注（VIn =VIH最小或者VIL最大）1035mVVOL（C）輸出低Corner電壓注（VIn =VIH最小或者VIL最大）1610mVIIL輸入低電流（VIn =VIL最?。﹗AVOH輸出高電壓Tracking per volt of VEE VEE177。10%65mV注：VBB是內部產(chǎn)生的偏置電壓，用于設置輸入和輸出門限，也可以作為器件的輸出。VIn =VIH最小和VIL最大代表輸入高和低門限電平，VOH（C）和VOL（C）代表輸出高和低門限電平。測試條件如表10，以確保VBB在中間位置。一般在光模塊和芯片內部已經(jīng)做好了端接和上下拉，直接互連即可。2) 一般要求過孔數(shù)量盡量少，不大于兩個。4) 走線長度偏差最好小于5mil。 CMLCML 是所有高速數(shù)據(jù)接口形式中最簡單的一種，它的輸入與輸出是匹配好的，從而減少了外圍器件，也更適合于在高的頻段工作。一般背板側高速信號都是采用CML互連。表11 CML輸入和輸出參數(shù)參數(shù)條件最小典型最大單位參數(shù)條件最小典型最大