【正文】 ，可以完成三個指令的同時執(zhí)行這樣可以有效地減少行地址(隨機(jī))循環(huán)時間tRC(random cycle time)，如圖40所示。圖40 FCRAM與DDR隨機(jī)周期操作對比。 FCRAM引腳說明及結(jié)構(gòu)框圖FCRAM信號的組成如表16所示：表16 FCRAM信號的組成信號名描述clk/clkb鎖存地址和控制信號；差分信號，阻抗100歐姆；用clk和clkb的交叉（當(dāng)clk上升時）來鎖存地址和控制信號；ds/qs/dqs的時序由clk/clkb來決定。Ds寫鎖存信號，上升沿和下降沿都能鎖存數(shù)據(jù)；（在200兆以上時使用）Qs讀鎖存信號，上升沿和下降沿都能鎖存數(shù)據(jù)；（在200兆以上時使用）Dqs讀寫鎖存信號，上升沿和下降沿都能鎖存數(shù)據(jù)；（在200兆以下時使用）Dqx雙向數(shù)據(jù)線，讀寫時被相應(yīng)的鎖存信號鎖存，一個鎖存周期內(nèi)讀(寫)兩次；Partyx 錯誤校驗(yàn)位，雙向，讀寫時被相應(yīng)的鎖存信號鎖存一個鎖存周期內(nèi)讀(寫)兩次Ax地址線, 單向，由控制器到FCRAM, 一個時鐘周期內(nèi)發(fā)一個信號；Ba、csb、fn控制線, 單向，由控制器到FCRAM, 一個時鐘周期內(nèi)發(fā)一個信號；Pdb控制線，時序不重要。內(nèi)部結(jié)構(gòu)圖如圖41所示：圖41 FCRAM內(nèi)部結(jié)構(gòu)圖 FCRAM時序分析及計算FCRAM是采用源同步的方式讀寫數(shù)據(jù)的，和SDRAM相比不同的是：它一個時鐘周期內(nèi)鎖存數(shù)據(jù)兩次，鎖存信號是dqs,在第二代的FCRAM中，讀寫的strobe信號是分開的。源同步的時序計算公式請參考SDRAM部分。 FCRAM端接的選擇 時鐘、地址和控制線的拓?fù)鋾r鐘、地址和控制線可以采用以下兩種的拓?fù)?，如圖42和圖43所示。圖42 時鐘、地址和控制線的拓?fù)洌?）其特點(diǎn)驅(qū)動能力弱，功耗低，最大驅(qū)動電流大約為：；串接電阻可要可不要，具體情況根據(jù)仿真結(jié)果來定，并聯(lián)端接放在信號的末端。圖43 時鐘、地址和控制線的拓?fù)洌?）其特點(diǎn)驅(qū)動能力強(qiáng)，功耗大，最大驅(qū)動電流大約為：；串接電阻可要可不要，具體情況根據(jù)仿真結(jié)果來定，并聯(lián)端接放在信號的末端。 數(shù)據(jù)線、奇偶校驗(yàn)位和鎖存信號的拓?fù)鋽?shù)據(jù)線、奇偶校驗(yàn)位和鎖存信號采用的拓?fù)淙鐖D44所示。圖44 數(shù)據(jù)線、奇偶校驗(yàn)位和鎖存信號的拓?fù)湟蟠与娮韬筒⒙?lián)電阻放置在處理器和存儲芯片的中間，并聯(lián)電阻緊靠串接電阻放置，在并聯(lián)電阻上形成的stub越短越好。 FCRAM布局布線要求布局布線遵循下列要求：(1) 源端串聯(lián)電阻的位置很重要，盡量保證一組線內(nèi)從源端到串聯(lián)電阻的線保持等長；(2) 串聯(lián)電阻后的并聯(lián)的端接電阻一定要靠近串聯(lián)電阻放置，使串聯(lián)電阻到并聯(lián)電阻的連線越短越好；(3) 到并聯(lián)電阻的stub要保證在200mil以內(nèi)；(4) 如果有多個接收設(shè)備，可以采用菊花鏈或星型連接；如果采用星型連接時，要保證兩臂等長；對于高速設(shè)備，要采用正反貼的方法，共用一個過孔出線；(5) 去耦電容的放置要盡量靠近芯片電源地管腳；(6) vref電容的放置要注意兩點(diǎn)：a) 要靠近設(shè)備的vref管腳；b) 走線要粗短，盡量減少線上的電感；(7) 時鐘線與其它線的間距要保證3w線寬，數(shù)據(jù)線與地址線和控制線的間距要保證3w線寬，數(shù)據(jù)線內(nèi)或地址線和控制線內(nèi)保證2w線寬；(8) 布線時不允許有直角；(9) 布線時要保證線上的stub盡量短；(10) 如果兩個信號層相鄰，要使相連兩層的信號走線正交；(11) 要對所有的線進(jìn)行阻抗控制，保證傳輸線的阻抗的連續(xù)性。(12) 需要控制等長的一組線內(nèi)，要保證過孔數(shù)相同，如一組數(shù)據(jù)線內(nèi)，要保證過孔數(shù)相同；(13) 所有有時序要求的線必須滿足時序計算公式對線長的要求。 RAMBUS DRAMRDRAM是Rambus公司開發(fā)的具有系統(tǒng)帶寬的新型DRAM，它能在很高的頻率范圍內(nèi)通過一個簡單的總線傳輸數(shù)據(jù)。RDRAM更象是系統(tǒng)級的設(shè)計，它包括下面三個關(guān)鍵部分：（1）基于DRAM的Rambus（RDRAM）；（2）Rambus ASIC cells（專用集成電路單元）；（3）內(nèi)部互連的電路，稱為Rambus Channel（Rambus通道）。 RAMBUS DRAM引腳說明及結(jié)構(gòu)框圖RAMBUS DRAM引腳說明請見表17。表17 RDRAM芯片管腳說明:管腳數(shù)信號名類型電平功能描述9DQA(8:0)IORSL數(shù)據(jù)字節(jié)A。在通道與RDRAM器件間進(jìn)行一個字節(jié)的數(shù)據(jù)信號傳遞。在x16的系統(tǒng)中DQA(8)將不使用。9DQB(8:0)IORSL數(shù)據(jù)字節(jié)B。在通道與RDRAM器件間進(jìn)行一個字節(jié)的數(shù)據(jù)信號傳遞。在x16的系統(tǒng)中DQB(8)將不使用。3RQ(7:5)或ROW(2:0)InputRSL行訪問控制。傳遞行訪問的控制與地址信號。5RQ(4:0)或COL(4:0)InputRSL行訪問控制。傳遞行訪問的控制與地址信號。2CFM,CFMNInputRSLClock From Master。從通道中接收RSL信號的差分接口時鐘。2CTM,CTMInputRSLClock To Master。發(fā)送RSL信號到通道的差分接口時鐘。1CMDInputCMOS串行命令輸入。與SIO0和SIO1一起用于讀寫控制寄存器，也用于電源管理。1SCKInputCMOS串行時鐘輸入。用于讀寫RDRAM控制寄存器的時鐘源。 2SIO1, SIO0IOCMOS串行輸入輸出。通過串行協(xié)議讀寫控制寄存器，也用于電源管理。1VrefDCRSL信號的邏輯門限參考電壓。2VcmosDCCMOS輸入輸出管腳的電源電壓。2VddaDCRDRAM模擬電路的電源電壓。14VddDCRDRAM內(nèi)核與接口邏輯的電源電壓。2GNDaDCRDRAM模擬電路的地參考。19GNDDCRDRAM內(nèi)核與接口邏輯的地參考。RAMBUS DRAM器件內(nèi)部構(gòu)造如圖45所示。圖45 256/288Mbit (1Mx16/18x16d) Direct RDRAM 內(nèi)部結(jié)構(gòu)框圖 RDRAM的時序要求如前所述，RDRAM的數(shù)據(jù)/地址信號是復(fù)用的信號，信號進(jìn)入器件或從器件輸出時都要在RCLK或TCLK的作用下進(jìn)行解復(fù)用操作，其對時序有嚴(yán)格的要求。在RDRAM中，在時鐘的雙沿都有數(shù)據(jù)的讀寫，而由于器件本身工作頻率極高，如對1600MHz工作頻率的RDRAM， ns，器件的建立/保持時間以ps進(jìn)行計量，其時序的余量將極為有限。特別是RSL信號，需要進(jìn)行嚴(yán)格的布局布線以保證器件的正常工作。如圖46所示是RSL時鐘信號的時序圖。CTM/CTMN為RDRAM的差分時鐘輸入信號，用以發(fā)送DQA，DQB的輸出數(shù)據(jù)。大部分的時序的測量點(diǎn)都在信號正負(fù)端的交叉點(diǎn)上：tCYCLE（時鐘周期）在CTM的兩個相鄰下降沿間測量，tCL與tCH（低電平持續(xù)時間與高電平持續(xù)時間）則分別在CTM的下降沿到上升沿和上升沿到下降沿處測量，tCR與tCF的上升下降時間參數(shù)則在電平的20%和80%處測量得到。CFM/CFMN為RDRAM的差分時鐘輸入信號，用以接收DQA，DQB，ROW，COL的輸入信號。其時序測量類似于CTM/CTMN。tTR表示CTM/CFM間容許的相位差（CTM總是早于CFM）。圖46 RSL時序—時鐘信號如圖47所示，表示RDRAM從通道中接收RSL信號的時序圖。DQA，DQB，ROW與COL為從RDRAM控制器（RAC）接收的信號。在一個時鐘周期（tCYCLE）中，這些信號都被兩次采樣，采樣時的建立/保持時間要求用tS/tH表示，采樣點(diǎn)位于一個周期（相對于CFM下降沿處的交叉點(diǎn)）的0點(diǎn)和50%點(diǎn)。建立時間/保持時間的參數(shù)測量以輸入的VREF電壓值作參考。tDR/tDF（數(shù)據(jù)的上升/下降時間）在數(shù)據(jù)調(diào)變的20%和80%處測量，與時鐘信號類似。圖47 RSL信號時序—數(shù)據(jù)信號接收如圖48所示，表示RDRAM發(fā)送RSL信號到通道中的時序圖。DQA，DQB為RDRAM發(fā)送到RAC的信號。在一個tCYCLE間隔中要發(fā)送兩次數(shù)據(jù)，偶次發(fā)送窗口的開始與結(jié)束點(diǎn)分別位于上一個周期的75%和當(dāng)前周期的25%，奇次發(fā)送窗口的開始與結(jié)束點(diǎn)分別位于當(dāng)前周期的25%與75%，這些時間點(diǎn)是以CTM信號下降沿處的交叉點(diǎn)作為參考的。實(shí)際的發(fā)送窗口要小于理想的tCYCLE/2，也即圖中的tQ,MIN與tQ,MAX不為零。tQ的參數(shù)在輸出數(shù)據(jù)的50%電壓點(diǎn)上測量。tQR與tQF所表示的上升下降時間為輸出電壓的20%到80%間的時間。圖48 RSL信號時序—數(shù)據(jù)信號發(fā)送如圖49所示為CMOS輸入信號時序圖。CMD與SIO0信號為輸入信號（由RDRAM控制器發(fā)送或另一片RDRAM的SIO1輸出），SCK為從RDRAM控制器接收的CMOS時鐘信號，所有信號都是高電平有效。SCK的時鐘周期，高電平持續(xù)時間，低電平持續(xù)時間分別由tCYCLE1，tCH1和tCL1來表示，測量位置在50%電壓值。SCK，CMD與SIO0的上升下降時間tDR1與tDF1則是在20%到80%的電壓間進(jìn)行測量的。CMD信號是在一個周期內(nèi)分別在時鐘的上升沿和下降沿進(jìn)行兩次采樣，建立/保持窗口為tS1/tH1，在SCK與CMD的50%處測量。SIO0在SCK的一個周期內(nèi)只在時鐘的下降沿采樣一次，其建立/保持時間為tS2/tH2.，在SCK與SIO0的50%處測量。圖49 CMOS信號時序—數(shù)據(jù)信號接收如圖50所示為CMOS輸出信號時序圖。SIO0在每個時鐘周期的下降沿一次觸發(fā)。時鐘輸入到數(shù)據(jù)輸出的時間間隔為tQ1,MIN/tQ1,MAX。SCK與SIO0的時序在50% 電平處測量，SIO0的上升下降時間tQR1/tQF1取20%到80%電平的變化時間。圖50還表示了SIO0到SIO1（或SIO1到SIO0）的通路時序關(guān)系（僅當(dāng)讀數(shù)據(jù)時），tPROP1描述了傳輸?shù)难訒r。SIO0與SIO1輸入/輸出的上升下降時間tDR1/tDF1/tQR1/tQ都是取20%到80%電平的變化時間。圖50 CMOS信號時序—數(shù)據(jù)信號發(fā)送 RDRAM的布局布線要求 疊層在RAMBUS 的疊層設(shè)計中，由于RSL不同于CMOS等其他電路，完全以地平面作回流，要求理想情況下每個信號都要有地平面作參考。在疊層要求上RSL信號一定要緊靠GND，最好是用兩個GND平面包住。如果不能保證提供完整的地平面，那麼所相鄰的電源平面必須在RAMBUS的信號通道下提供一個地的銅孤島，且其必須與完整的地平面層通過過孔緊密結(jié)合。這是在疊層設(shè)計時應(yīng)該考慮的原則。 走線RAMBUS中的DQ、RQ、和CTM、SCK、CMD等信號的走線長度在分段過程中每一段的長度都必須匹配，匹配的計算不僅包括跡線，還包括：封裝（封裝的忖底延時和綁定線的電感帶來的濾波效應(yīng)，為了精確表示，可以通過SPICE仿真的辦法來計算，如果無法得到封裝模型，可以采用近似公式Lpkg=*SQRT(Y*Y+SQR(X*(1Wr/Wb)+D0))，其中Wr為RAC的寬度Wb為球陣列的寬度X、Y為芯片中心點(diǎn)到某管腳的水平、垂直間距D0為芯片中心和管腳中心的偏移）、FANOUT的過孔，甚至考慮信號的奇偶傳輸方式帶來的時間差異，長度的匹配應(yīng)控制在+/10MIL以內(nèi)。這里需要特別注意的是對于過孔有STUB和REALVIA的區(qū)別。對于由于連接器的過孔特性帶來的阻抗的不連續(xù)，可以通過增加STUB的方式來進(jìn)行補(bǔ)償（這種補(bǔ)償?shù)姆绞叫枰紤]很多的因素，量化也比較復(fù)雜）。等長繞線上要避免蛇形線，折處的線長至少要大于兩倍的線寬。 阻抗要求LONG CHANNEL的阻抗要求控制在28歐姆以適應(yīng)內(nèi)存模塊的阻抗要求，而SHORT CHANNEL的阻抗允許在一定的范圍內(nèi)變化，如控制在34歐姆（34個RDRAM loads/channel）或40歐姆（1個RDRAM load/channel）。采用更高的阻抗可以在波形擺動時減小對電流的需求，因此可以減小電感的噪聲，另外控制器的封裝常常大于28歐姆，采用更高的阻抗更方便匹配。 負(fù)載阻抗的補(bǔ)償器件的封裝和I/O電路的負(fù)載效應(yīng)將會降低該連接點(diǎn)的阻抗，為了彌補(bǔ)這種阻抗的降低，必須減小連接點(diǎn)附近的線寬，如圖51所示。圖51 負(fù)載走線阻抗匹配方法負(fù)載走線減小了線寬，一般情況下以所能加工的最小線寬來考慮。線的長度取決于負(fù)載的寄生參數(shù)和所期望的控制阻抗，負(fù)載確定后，阻抗越高所要求的長度越長，要根據(jù)集中電路模型的分析和走線的阻抗進(jìn)行平衡。表18可作為參考：表18 RSL布線參數(shù) 端接電阻Rterm的值要基本等于RSL的阻抗，如34OHM阻抗，則選33OHM的電阻，40OHM的阻抗則選39OHM的電阻等。電阻精度要選擇在+/2%。到端接的走線沒有等長要求，但要注意Vterm的平面及其濾波的處理。 RSL信號。每個RSL信號都要和相應(yīng)的CTM/CFM時鐘長度完全等長（+/10MIL），要考慮芯片封裝誤差。并且每個RSL信號都要通過適當(dāng)阻值的電阻端接到Vterm（），如圖52所示。圖52 RSL信號電平布線如圖53所示，RSL信號間距要求3倍以上線寬，線間要以地線進(jìn)行隔離。且在疊層上一定要使RSL走線緊臨著GND層。圖53 RSL信號走線示例 CMOS信號有兩個高速CMOS信號：SCK和CMD；兩個低速的CMOS信號：SIO0與SIO1。對他們的端接如圖54所示：圖54 CMOS信號端接方法。圖55為高速CMOS信號的走線示例，高速CMOS信號需要考慮等長，走延遲線，而且同樣需要阻抗補(bǔ)償，包括阻抗控制線和如圖中所示的額外的過孔補(bǔ)償。低速CMOS信號的走線沒有特殊要求。圖55 高速CMOS信號走線示例7 時鐘電路時鐘