數(shù)字電子技術(shù)基礎(chǔ)—試題—填空-在線瀏覽
2025-05-12 02:54本頁面
【正文】 線譯碼器，其輸入端的數(shù)目與輸出端數(shù)目相比較，后者較 多 。11．全加器是指能實(shí)現(xiàn)兩個(gè)加數(shù)和___(低位)進(jìn)位信號(hào)____三數(shù)相加的算術(shù)運(yùn)算邏輯電路。13．與非門構(gòu)成的基本RS 鎖存器的特征方程是 S+ ，約束條件是 RS=0 。15．JK觸發(fā)器當(dāng)J=K=__1___時(shí)，觸發(fā)器Qn+1=`Qn。__0．7(R1+2R2)C__。18．根據(jù)D/A轉(zhuǎn)換器分辨率計(jì)算方法，4位D/A轉(zhuǎn)換器的分辨率為 % 。20．為使采樣輸出信號(hào)不失真地代表輸入模擬信號(hào)，采樣頻率fs和輸入模擬信號(hào)的最高頻率fimax的關(guān)系是 fs≥2fimax 。 22．在A/D轉(zhuǎn)換中，用二進(jìn)制碼表示指定離散電平的過程稱為 量化 。24．MAX+PLUSⅡ中用于仿真文件的編輯器是 波形編輯器 。26．在MAX+PLUSⅡ集成環(huán)境下，為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是 被高層次電路設(shè)計(jì)調(diào)用 。28． STD庫 是VHDL語言的標(biāo)準(zhǔn)庫，包含了VHDL語言中的標(biāo)準(zhǔn)包集合。 30．VHDL語言程序中，關(guān)鍵字結(jié)構(gòu)體的英文是 Architecture 。32．F=(A AND B)OR(NOT A AND NOT B)運(yùn)算的結(jié)果是 （同或） 。邏輯代數(shù)的三種基本運(yùn)算規(guī)則 代入定理 、 反演定理 、 對(duì)偶定理 。將8k4位的RAM擴(kuò)展為64k8位的RAM，需用 16 片8k4位的RAM，同時(shí)還需用一片 3線8線 譯碼器。Y= ABC+AD+C 的對(duì)偶式為YD= （A+B+C）(A+D) C 。若用觸發(fā)器組成某十一進(jìn)制加法計(jì)數(shù)器，需要 4 個(gè)觸發(fā)器，有5 個(gè)無效狀態(tài)。圖2所示電路中，74161為同步4位二進(jìn)制加計(jì)數(shù)器，為異步清零端，則該電路為 六 進(jìn)制計(jì)數(shù)器。 圖2 圖3 3．寫出下列公式：= 1 ； = B ； = A+B ；=。TTL、CMOS電路中，工作電壓為5V的是 TTL ；要特別注意防靜電的是 CMOS 。6．輸出端一定連接上拉電阻的是 OC 門；三態(tài)門的輸出狀態(tài)有 1 、 0 、 高阻態(tài)三種狀態(tài)。8．下圖是由觸發(fā)器構(gòu)成的時(shí)序邏輯電路。1DC1FF01DC1FF01DC1FF01DC1FF0RDRDRDRDQ3Q2Q1Q0DIRDCP 1．八進(jìn)制數(shù) ( ) 8 的等值二進(jìn)制數(shù)為 ；十進(jìn)制數(shù) 98 的 8421BCD 碼為 10011000 。 4． 單穩(wěn)態(tài)觸發(fā)器 有一個(gè)穩(wěn)定狀態(tài)和一個(gè)暫穩(wěn)狀態(tài)。 多諧振蕩器 沒有穩(wěn)定狀態(tài)，只有兩個(gè)暫穩(wěn)態(tài)。A B F 1
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