【正文】 ； Z0： OUT STD_LOGIC)； END ENTITY AND2； 這是一個(gè)準(zhǔn)備作為 2輸入與門的設(shè)計(jì)實(shí)體的實(shí)體描述，在類屬說明中定義參數(shù) RISEW為上沿寬度， FALLW為下沿寬度，它們分別為 1 ns，這兩個(gè)參數(shù)用于仿真模塊的設(shè)計(jì)。即電路的具體描述，說明電路執(zhí) 行什么動(dòng)作或?qū)崿F(xiàn)功能。 Use 。 B： in bit。 End and2。 End Na 結(jié)構(gòu)體定義 : 端口模式有以下幾種類型： IN ； OUT； INOUT； BUFFER。 End Nb。 字符要區(qū)分大小寫 ，比 如 高 阻 狀 態(tài) 是‘ Z’ ， 而不是 ‘ z’ 。 數(shù)據(jù)類型 數(shù)據(jù)類型分類：邏輯信號(hào)類型和數(shù)值信號(hào)類型。 信號(hào)形式： FALSE， TRUE （ 2）位（ Bit） 定義位置：在 std庫(kù)的 standard程序包中進(jìn)行定義。 例 ： Signal A: bit_vector(0 to 7)。 A7A6A5A4A3A2A1A0ENY2Y1Y08 X 3編碼器?輸入信號(hào) ?輸出信號(hào) A7A6A5A4A3A2A1A0ENY2Y1Y08 X 3編碼器（ 4） 標(biāo)準(zhǔn)邏輯型 （ Std_Logic ） 定義位置： 在 IEEE庫(kù)的 std_logic_1164程序包中進(jìn)行定義 可以看出 ， 這個(gè) “ 標(biāo)準(zhǔn)邏輯 ” 信號(hào)定義 ， 比 “ 位即 bit”信號(hào)對(duì)于數(shù)字邏輯電路的 邏輯特性描述更完整 、 更真實(shí) 。 使用這類數(shù)據(jù)信號(hào)，必須包含下面兩條聲明語句： Library IEEE。 （ 5） 標(biāo)準(zhǔn)邏輯數(shù)組類型 （ Std_Logic_vector） 定義位置：在 ieee庫(kù)的 std_logic_1164程序包中進(jìn)行定義。 即數(shù)值范 圍為 231~231。 VHDL數(shù)據(jù)類型 邏輯數(shù)據(jù)類型 VHDL 數(shù)據(jù)類型 TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型 或 TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 格式 ： (1) 枚舉類型 TYPE week IS (sum, mon, tue, wed, thu, tri, sat)。 VHDL 數(shù)據(jù)類型 VHDL中的數(shù)據(jù)類型可以通過 IEEE庫(kù)中的類型轉(zhuǎn)換函數(shù)進(jìn)行 強(qiáng)制性 轉(zhuǎn)換。 例 1： Variable a,b,c,d,e,f : integer range 0 to 255。 d := e – f 。 Signal b : std_logic_vector(2 to 0)。 a = b ? c VHDL 運(yùn)算符 2. 移位運(yùn)算符 移位運(yùn)算所對(duì)應(yīng)的數(shù)據(jù)類型為一維數(shù)組，其中的元素維 bit、 boolean 例： Variable a1 : std_logic_vector(3 to 0)。 a1 SLL 1 。 a1= 1100 a1 ROL 1 。 邏輯運(yùn)算符 一、分類及功能 And（與）， Or（或）， Not（非）， Nand（與非）， Nor（或非）， Xor（異或）， Xnor（同或）。 Signal c,d,z: integer。 z=c and d。 Signal e,f,g,h: std_logic_vector(1 downto 0)。 d=a or b or c。 h=e nor f nor g。 3. 運(yùn)算符兩側(cè)的操作數(shù)要對(duì)稱 d=(e nor f) nor g。 ENTITY liti IS 。 e : out STD_LOGIC)。 ACHITECTURE AA1 OF liti IS BEGIN e=(a and b) or tmp 。 tmp= c xor d 。 1＝1amp。 注 。（整數(shù)，枚舉型） 3. =、 /= 在實(shí)現(xiàn)硬件電路時(shí)比其它的關(guān)系運(yùn)算符對(duì)芯片的利用率 要高 ENTITY my1 is PORT(a,b : in bit_vector(0 to 3) m : out boolean ) 。 ARCHITECTURE a1 of my1 BEGIN m=(a = b) 。 ENTITY my1 is PORT(a,b : in bit_vector(0 to 3) m : out boolean ) 。 END a1。 二、關(guān)系運(yùn)算符 =（等于）， /=（不等于）， （小于）， （大于）， =（小于等于，和信號(hào)的賦值符號(hào)相同）， =（大于等于）。 。 Signal a : std_logic_vector(4 downto 0)。 Signal c : std_logic_vector(1 downto 0)。 A := “10110001”。 1 0 1 1 0 0 0 1A:01 0 1 1 0 0 0 1A:0A ROL 1 。 與其他計(jì)算機(jī)高級(jí)語言一樣要注意各運(yùn)算符的優(yōu)先級(jí) VHDL 數(shù)據(jù)對(duì)象 在 VHDL語言中，可以 賦值 的客體稱為 對(duì)象 。 格式 ： CONSTANT 常數(shù)名 :數(shù)據(jù)類型 :=表達(dá)式 Example ： CONSTANT VCC:real:= CONSTANT delay:time:=10ns CONSTANT fbus:bit_vector:=“0101” 指定電源電壓 某信號(hào)的延遲 總線上的數(shù)據(jù)向量 用途： 在實(shí)體、結(jié)構(gòu)體、程序包、函數(shù)、過程、進(jìn)程中 保持靜態(tài)數(shù)據(jù) ，以改善程序的 可讀性 ，使修改程序邊得容易。 格式 ： VARIABLE 變量名 :數(shù)據(jù)類型 :=初始值 用途： 在 PROCESS、 FUNCTION、 PROCEDURE用于計(jì)算或暫存中間數(shù)據(jù)，是一個(gè) 局部量 。 VHDL 數(shù)據(jù)對(duì)象 信號(hào)對(duì)應(yīng)著硬件內(nèi)部實(shí)實(shí)在在的連線，在元件間起著 互聯(lián)作用 ，或作為一種 數(shù)據(jù)容器 ，以保留 歷史值 和 當(dāng)前值 。 “ =” 表示信號(hào)的代入賦值， 有延時(shí) 。 use 。 q:out std_logic)。 architecture behav of frequencies is begin process (clk) variable time:integer range 0 to 6。 if time=6 then q=39。 time:=0。039。 end if。 end behav。 其中 time為變量 。 library ieee。 entity frequencies is port(clk:in std_logic。 end frequencies。 begin process (clk) begin if rising_edge(clk) then time=time+1。139。 else q=39。 end if。 end process。 此例也為 6分頻器 。 由于信號(hào)賦值是具有一定的延時(shí)性 ， 因此從例子中比較 time和 5的大小時(shí) ， 語句time=time+1還未生效 ， time的值是上次進(jìn)程結(jié)束時(shí)的結(jié)果 。 信號(hào)與變量的比較 信號(hào) 是實(shí)體間動(dòng)態(tài)交換數(shù)據(jù)的手段，用 信號(hào) 對(duì)象把實(shí)體連接在 一起形成模塊；實(shí)體說明，結(jié)構(gòu)體說明都能說明信號(hào)。 信號(hào) 賦值有延遲；而 變量 賦值沒有延遲。 進(jìn)程對(duì) 信號(hào) 敏感，對(duì) 變量 不敏感。 信號(hào) 是硬件中連線的抽象描述，功能是保存變化的數(shù)據(jù)值和連 接子元件， 信號(hào) 在原件的端口連接元件； 變量 在硬件中沒有對(duì) 應(yīng)關(guān)系，而是用于硬件特性的高層次建模所需要的計(jì)算中。 數(shù)據(jù)對(duì)象小結(jié) 變量 常定義在進(jìn)程與子程序中，用于保存運(yùn)算的中間臨時(shí)數(shù) 據(jù)，或作為循環(huán)語句中的循環(huán)變量，其 賦值立即發(fā)生 。 信號(hào) 有明顯的連線或容器的對(duì)應(yīng)關(guān)系，具有輸出波形，對(duì)其 賦值需要延遲時(shí)間 (=), 在進(jìn)程間或子程序間具有信息傳遞功 能。 Variable A: std_logic_vector(7 downto 0)。 二、賦值及賦值時(shí)刻 A = “1010”；（延時(shí)） A := “1010”。 若常數(shù)定義在結(jié)構(gòu)體中，適用范圍就是本結(jié)構(gòu)體。所有并行 語句都是并行執(zhí)行的，即與它們出現(xiàn)的先后次序無關(guān)。 變量賦值目標(biāo) := 賦值源 信號(hào)賦值目標(biāo) = 賦值源 在同一進(jìn)程中，同一信號(hào)賦值目標(biāo)有多個(gè)賦值源時(shí)，信號(hào)賦值目標(biāo)獲 得的是最后一個(gè)賦值源的值，其前面相同的賦值目標(biāo)不做任何變化。 語法格式： Signal_name=expression。 A=”0000000”。 我們也可以這樣賦值： A=(others=?0?)。 B=(?1?,others=?0?)。 信號(hào)和變量賦值舉例 1. 標(biāo)識(shí)符賦值目標(biāo) Variable a , b : std_logic。 a: = ?1?。 c =“1100”。 c(1 to 2) =?10?； c(1 to 4) =?1010?； 3. 塊賦值 Signal a,b,c,d : std_logic。 s = “0100” 。 位置關(guān)聯(lián) Variable e,f : std_logic。 Variable h: std_logic_vector(1 to 4)。 f := ?1? 。 h :=(e=3, f=4, g(1)=1, g(2)=2)。 在結(jié)構(gòu)體中的條件賦值語句的功能與在進(jìn)程中的 IF語句相同，在 執(zhí)行條件信號(hào)語句時(shí)，每一賦值條件是按書寫的先后關(guān)系測(cè)定 的。 Use 。 op : out std_logic)。 Architecture m1 of and2 is Begin op= ?1? when(d1=?1? and d2=?1?)else ?0?。 Library ieee。 Entity mux is Port(a,b,c : in bit。 End and2。 End m1。 選擇 式信號(hào)設(shè)置語句本身不能在進(jìn)程中應(yīng)用其功能與進(jìn)程中 的 CASE語句相同。 Begin tmp=d1 amp。 With tmp select f=?1? when “11”。 End m2。 a WithselectWhen語句中 When后的 constant_value必須 是互不相同的； b 而 Whenelse語句中 When后的 logic_expression則不需要這樣 的嚴(yán)格條件 ， 因?yàn)槠?When后的 logic_expression的優(yōu)先權(quán)次序 為由先到后排列 。 敏感表 (Sensitivity list)包括進(jìn)程的一些信號(hào)，當(dāng)敏感表中的某個(gè)信號(hào)變化時(shí)進(jìn)程才 被激活，進(jìn)程內(nèi)的順序語句被執(zhí)行。 下面舉一個(gè)應(yīng)用示例，如下面電路： ≥ 1＆ABCD用用不同 VHDL語句 對(duì)電路的描述如下： library ieee。 Entity exam1 is Port (a,b : in std_logic。 End exam1。 d=a or b 。 architecture m2 of exam1 is begin Process (a, b) begin c=a and b。 end process。 ≥ 1＆ABCDarchitecture m2 of exam1 is begin Process (a, b) begin c=a and b。 end process。 architecture m3 of exam1 is begin Process (a, b) begin c=a and b。 Process (a, b) begin d= a or b 。 end m3。 總 結(jié) VHDL并行語句 元件