【正文】 運(yùn)算符 、 邏輯運(yùn)算符 、 關(guān)系運(yùn)算符 和 其他運(yùn)算符 等四類。 格式 ： SIGNAL 信號(hào)名 :數(shù)據(jù)類型 :=表達(dá)式 注意： “:= ” 表示對(duì)信號(hào)的賦初值，一般 不產(chǎn)生延時(shí) 。 begin if rising_edge(clk) then time:=time+1。 end process。 q:out std_logic)。039。 前兩例 6分頻器仿真波形圖 time為變量： time為信號(hào)： 可看出兩種方法是等價(jià)的。 在描述中， 信號(hào) 的賦值不會(huì)立即生效，而是要等待一個(gè) delta延 遲后才會(huì)變化，否則該 信號(hào) 的值在 delta延遲之前仍是原來(lái)的值。 （立刻） 三、定義區(qū)域 信號(hào)：實(shí)體、結(jié)構(gòu)體、程序包 變量：進(jìn)程、子程序 常數(shù)：實(shí)體、結(jié)構(gòu)體、程序包、塊、進(jìn)程、子程序 四、適用范圍 信號(hào)：實(shí)體、結(jié)構(gòu)體、程序包 變量：定義了變量的進(jìn)程、子程序的順序語(yǔ)句中 常數(shù)：視其定義的位置而定 若常數(shù)定義在實(shí)體中，適用范圍是實(shí)體所對(duì)應(yīng)的 有結(jié)構(gòu)體。 如： Signal A,B: std_logic_vector(7 down to 0)。 Signal c : std_logic_vector(1 to 4)。 (a,b,c,d) = s 。 名稱關(guān)聯(lián) 結(jié)果： h的值為 1010 二 、 條件式信號(hào)設(shè)置語(yǔ)句 ： WhenElse 語(yǔ)法格式為： 賦值目標(biāo) = 表達(dá)式 1 When 賦值條件 Else 表達(dá)式 2 When賦值條件 Else … 表達(dá)式 N。 End m1。 允許有重疊 三 、 選擇式信號(hào)設(shè)置語(yǔ)句： WithSelectWhen With expression Select 賦值目標(biāo) =表達(dá)式 When constant_value1 表達(dá)式 When constant_value2 … 表達(dá)式 When Others。 例題Whenelse語(yǔ)句和 WithselectWhen語(yǔ)句的差別 兩個(gè)語(yǔ)句的關(guān)鍵不同是：對(duì)于條件的要求程度不同，前者 要求較松，后者要求嚴(yán)格。 c,d : out std_logic)。 end m2。 end process D2 。 元件標(biāo)號(hào)：元件名 Port Map（ 組件信號(hào) A=信號(hào) A1, 組件信號(hào) B=信號(hào) B1,… ） 。 sum : out std_logic_vector(3 downto 0)。 U1: fulladder Port map(c(0),x(0),y(0),sum(0),c(1))。 FAS3A3 B3FAS2A2 B2FAS1A1 B1FAS0A0 B0C4C inC1C1C2C2C3C3C0U3: fulladder Port map(ci=c(2),a=x(2),b=y(2),s=sum(2),co=c(3))。 VHDL順序語(yǔ)句 一、順序語(yǔ)句概念 順序語(yǔ)句的特點(diǎn)是，每一條順序語(yǔ)句的 執(zhí)行順序 是與它們的 書寫順 序 基本一致的。 End process。 Signal sec : std_logic_vector(0 to 7)。 sec(2) = s1。 三、第三種 IF語(yǔ)句 語(yǔ)法格式： If 條件句 Then 順序語(yǔ)句 。 ELSE z = c。 ELSIF (I(5)=?1?) THEN Y=“101”。 練習(xí)題： 設(shè)計(jì)一個(gè) 3線－ 8線譯碼器 A1 A2 A3 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0A1A2A3Y1Y2Y3Y4Y5Y6Y0Y73線－8線譯碼器元件外觀 輸入輸出邏輯關(guān)系 LIBRARY IEEE 。 ELSIF A=“100” THEN Y=“00010000”。 CASE 語(yǔ)句根據(jù)滿足的條件 直接 選擇多項(xiàng)順序語(yǔ)句的一項(xiàng)執(zhí)行 =不是信號(hào)賦值符號(hào)，其意思等價(jià)于 “ THEN” 注 例題 1: 用 CASE語(yǔ)句設(shè)計(jì)四選一數(shù)據(jù)選擇器 s1s2abcdzM U X 4 1s1 s1 Y0 00 11 011abcdLIBRARY IEEE。 WHEN “01”= z=b。 BEGIN S= s1amp。 ARCHITECTURE activ OF mux41 IS SIGNAL s :std_logic_vector(1 downto 0)。 END PROCESS。 2. CASE條件語(yǔ)句必須將所有情況列出而 IF則不必。 End btod。 6 when 0111“ = Y= 0000111”。 USE 。 y = tmp。
。 FOR n IN 0 TO 7 LOOP tmp = tmp XOR a(n)。 END LOOP L2。4 when 0101“ = Y= 1101101” 。 Entity btod is Port(A : in std_logic_vector(3 downto 0)。 WHEN OTHERS =Z4=?1?。 WHEN OTHERS = z=?x?。 END PROCESS。 END activ。 BEGIN S= s1amp。 A1 A2 A3 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0 作用：根據(jù)條件進(jìn)行相應(yīng)的賦值操作。 ELSIF A=“010” THEN Y=“00000100”。 A7 A6 A5 A4 A3 A2 A1 A0 Y3 Y2 Y11 1 1 10 1 1 1 00 0 1 1 0 10 0 0 1 1 0 00 0 0 0 1 0 1 10 0 0 0 0 1 0 1 00 0 0 0 0 0 1 0 0 10 0 0 0 0 0 0 1 0 0 0END a1。 編碼器I0I1I2I3I4I5I6I7Y2Y1Y3實(shí) 體 設(shè) 計(jì) 功能：設(shè)計(jì)元件外觀 ARCHITECTURE a1 or coder IS Begin IF (I(7)=?1?) THEN Y=“111”。 IF (p1=?1?) THEN z =a。 (2) IF語(yǔ)句 二、第二種 IF語(yǔ)句 IF 條件句 THEN 順序語(yǔ)句 ELSE 順序語(yǔ)句 END IF 語(yǔ)句格式 例題 IF ( a b ) THEN out= ?1?； ELSE out=?0?。 sec(0) = v1。 因此 ， 語(yǔ)句的排列順序很重要 ， 會(huì)影響信號(hào)的輸出結(jié)果 。 If sel=1 then f=x2。 BEGIN adder(a1,b1,sum1)。 U1: fulladder Port map (ci=c(0),a=x(0),b=y(0),s=sum(0),co=c(1))。 end ponent。 Entity adder is Port (Cin : in std_logic。 將元件端口和要描述的電路的實(shí)際端口具體對(duì)應(yīng) ,在結(jié)構(gòu)體開始后進(jìn)行例化 元件例化時(shí)端口映射方式： 直接由輸入信號(hào)和元件信號(hào)的對(duì)應(yīng)位置進(jìn)行映射 。 end process D1 。 d= a or b 。 use 。 ?0? when others。 Architecture m1 of mux is Begin z= a when p1=?1? else b when p2=?1? else c。 End and2。 g := “10”。 Signal s : std_logic_vector(1 to 4)。 信號(hào) B的第一位為 1，其它位的值為 0。 注： 信號(hào)和變量賦值 一 、 直接賦值語(yǔ)句： = 賦值運(yùn)算符 作用：直接對(duì)目標(biāo)對(duì)象進(jìn)行賦值操作 。 Constant A: integer :=6 。 信號(hào) 可以是多個(gè)進(jìn)程的全局 信號(hào)；而 變量 只在定義它的進(jìn)程中可見。 其中 time為信號(hào) 。 time=0。 use 。 end if。 end frequencies。 注意： 變量的賦值是立刻生效的 。 1 0 1 1 0 0 0 1A:A SLL 1 。 。 END my1 。 Signal tmp : std_logic。 h=(e nor f) nor g。 y=a and b。 a1 := “1011”。 程序包 函數(shù)名 功能 STD_LOGIC_1164 TO_STDLOGICVECTOR(A) 由 BIT_VECTOR轉(zhuǎn)換為STD_LOGIC_VECTOR TO_BITVECTOR(A) 由 STD_LOGIC_VECTOR轉(zhuǎn)換為BIT_VECTOR TO_STDLOGIC(A) 由 STD_LOGIC轉(zhuǎn)換 STD_LOGIC TO_BIT(A) 由 STD_LOGIC轉(zhuǎn)換 BIT STD_LOGIC_ARITH CONV_STD_LOGIC_VECTOR(A,n) (n為位長(zhǎng) ) 由 INTEGER， UNSIGNED，SIGNED轉(zhuǎn)換STD_LOGIC_VECTOR CONV_INTEGER(A) 由 UNSIGNED， SIGNED轉(zhuǎn)換為INTEGER STD_LOGIC_UNSIGNED CONV_INTEGER(A) 由 STD_LOGIC_VECTOR轉(zhuǎn)換為INTEGER 1 算術(shù)運(yùn)算符 一、分類及功能 求和運(yùn)算符、求積運(yùn)算符、符號(hào)運(yùn)算符、混合運(yùn)算符、移位運(yùn)算符 二 . 運(yùn)用 VHDL中的求和運(yùn)算符包括加減運(yùn)算和并置運(yùn)算，操作 數(shù)的數(shù)據(jù)類型為整型。 Use 。 1 邏輯數(shù)據(jù)類型 （ 1）布爾代數(shù)（ Boolean）型 定義位置：在 std庫(kù)的 standard程序包中進(jìn)行定義。 首先定義輸入輸出端口名字， 模式（ Mode），信號(hào)類型 注意最后語(yǔ)句的分號(hào)在括號(hào)外 實(shí)體定義 : Architecture Na of and2 is Begin Y=?0? when a=?0? and B= ?0? else?0? when A=?1? and B = ?0? else ?0? when A=?0? and B = ?1? else ?1?。 （ ） ARCHITECTURE定義 作用：定義實(shí)體的實(shí)現(xiàn)。 END behav。 sel:IN std_logic。 硬件描述語(yǔ)言特點(diǎn) VHDL特點(diǎn) 1. 系統(tǒng)硬件描述能