latticefpga設(shè)計(jì)最常見容易忽略的幾個(gè)問題-在線瀏覽
2025-03-01 19:09本頁面
【正文】 位置約束 1，給設(shè)計(jì)頂層用到的每一個(gè)管腳都應(yīng)該添加位置約束、電平標(biāo)準(zhǔn)約束。 ? 管腳時(shí)序約束 原 則上說，每一個(gè)輸入管腳都應(yīng)該添加建立保持時(shí)間約束； 每一個(gè)輸出管腳都應(yīng)該添加輸出延遲（ Tco）約束。 ? 常見的問題 1，不給管腳分配位置 －－－軟件會(huì)自動(dòng)選擇一個(gè)管腳。 風(fēng) 險(xiǎn)：如果輸出標(biāo)準(zhǔn)與板子上對端器件沖突，容易造成單板損壞。 P1輸出高電平時(shí)，如果 FPGA/CPLD是輸出低電平。 不 能在軟件中設(shè)置不用的管腳的上下拉狀態(tài)。 Lattice Confidential 2/9/2022 5 常見的容易被忽略的問題：管腳屬性 ? 管腳上下拉 ? 驅(qū) 動(dòng)電流 ? 斜 率（ slewrate） ? 開 漏（ OD） ? …… Lattice Confidential 2/9/2022 6 常見的容易被忽略的問題： BANK電壓和混合電壓支持 ? 每個(gè) BANK有各自的 VCCIO PIN腳 ? 混合電壓的支持 ECP3 XO2 Lattice Confidential 2/9/2022 7 常見的容易
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