【正文】 = Pipeline Depth Cycle Timeunpipeb = CycleTimepipe SpeedUpB = Pipeline Depth/(1 + x 1) x (cycleTimeunpipe/(cycletimepipe) = (Pipeline Depth/) x = x Pipeline Depth SpeedUpA / SpeedUpB = Pipeline Depth/( x Pipeline Depth) = ? Machine A 比 MachineB快 計算機體系結構 I n s t r. O r d e r add r1,r2,r3 sub r4,r1,r3 and r6,r1,r7 or r8,r1,r9 xor r10,r1,r11 Reg ALU DMem Ifetch Reg Reg ALU DMem Ifetch Reg Reg ALU DMem Ifetch Reg Reg ALU DMem Ifetch Reg Reg ALU DMem Ifetch Reg 數(shù)據(jù)相關問題（圖 Page 100) Time (clock cycles) IF ID/RF EX MEM WB 計算機體系結構 ?寫后讀相關 (Read After Write (RAW)) InstrJ tries to read operand before InstrI writes it ?由于實際的通信需求而引起的 三種基本的數(shù)據(jù)相關 I: add r1,r2,r3 J: sub r4,r1,r3 計算機體系結構 ? 讀后寫相關 Write After Read (WAR) InstrJ writes operand before InstrI reads it ? 編譯器編寫者稱之為 “antidependence”（ 反相關），是由于重復使用寄存器名 “r1”引起的 . ? DLX 5 段流水線不會有此類相關因為 : ? 所有的指令都是 5段 , 并且 ? 讀操作總是在第 2段，而 ? 寫操作在第 5段 I: sub r4,r1,r3 J: add r1,r2,r3 K: mul r6,r1,r7 計算機體系結構 ? 寫后寫相關（ Write After Write (WAW)） InstrJ writes operand before InstrI writes it. ? 編譯器編寫者稱之為 “output dependence” ， 也是由于重復使用寄存器名 “r1”引起的 . ? 在 DLX 5段流水線中，也不會發(fā)生。 d = e – f。 Unconditional = 14%, 65% change PC P i pe l i n e s pe e du p = P i pe l i n e de pt h1 + Br a nc h fr e qu e nc y ? Br a nc h pe n a l t y計算機體系結構 小結 : Pipelining ?通過指令重疊減小 CPI ?充分利用數(shù)據(jù)通路 ? 當前指令執(zhí)行時，啟動下一條指令 ? 其性能受限于花費時間最長的段 ? 檢測和消除相關 ?如何有利于流水線技術的應用 ? 所有的指令都等長 ? 只有很少的指令格式 ? 只用 Load/Store來進行存儲器訪問 ?難度何在 ? 相關問題 計算機體系結構 性能分析 ?基本度量參數(shù) ? 吞吐率 ? 加速比 ? 效率 ?吞吐率 ? 衡量流水線速度的重要指標，指單位時間內(nèi)流水線所完成的任務數(shù)或輸出結果的數(shù)量 ? 最大吞吐率：指流水線在連續(xù)流動達到穩(wěn)定狀態(tài)后所得到的吞吐率 如果流水線各段時間相等，則其為 Page 90 如果流水線各段時間不等。 ? 段長相等時 ? 段長不等時 ?效率 ? 流水線的設備利用率 計算機體系結構 異常處理 ?流水線使得系統(tǒng)的吞吐率條 ?問題 :由于相關會影響系統(tǒng)性能的發(fā)揮 ?更嚴重的問題：異常 ? Why？ ? 多級流水－》多周期指令 ? 異?？梢园l(fā)生在任何地方 ? 指令序與異常序可能不同 ? 必須按指令序處理異常 ?采用何種策略取決于異常的類型 計算機體系結構 異常的類型 ? I/O device request ? invoking an OS service from a user program ? . via an unimplemented instruction on a Mac ? tracing instruction execution ? breakpoint ? integer or FP arithmetic error such as overflow ? page fault ? misaligned memory access ? memory protection violation ? undefined instruction ? hardware malfunction like parity or ECC error ? power failure 計算機體系結構 異常響應請求的種類 ? Synchronous vs. Asynchronous ? synchronous caused by a particular instruction ? asynchronous external devices and HW failures ? User requested vs. Coerced ? requested is predictable and can happen after the instruction ? User maskable vs. user nonmaskable ? . arithmetic overflow on some machines is user maskable ? Within vs. Between instructions ? within == synchronous, key is that pletion is prevented ? some asynchronous are also within ? Resume vs. Terminate program ? implications for how much state must be preserved 計算機體系結構 例如 計算機體系結構 最困難的問題 ?異常發(fā)生在指令中，并且要求恢復執(zhí)行 ?對 DLX 而言 可能會發(fā)生在 EX或 MEM段 ? 要求 ==流水線必須安全地 shut down ? PC必須保存 ? 如果重新開始的是一條分支指令，它需要重新執(zhí)行 ? 這意味著條件碼狀態(tài)必須沒有改變 ?在 DLX中的處理步驟 ? 強制 trap指令在下一個 IF段進入流水線 ? 封鎖引起故障的指令的所有寫操作和流水線中后繼指令的寫操作 ? 讓所有前序指令執(zhí)行完（如果能） ? 保存重新執(zhí)行時的地址（ PC） PC 或 PC + 1 ? 調用 OS處理異常 計算機體系結構 ?考慮延遲轉移時，假設有兩個延遲槽的分支 I Branch Instr1 I+1 Delay instr1 I+2 Delay Instr2 I+3 inst I+4 inst ?假設 branch指令是好的 ?第 1個延遲指令引起缺頁中斷 ?第 2條指令封鎖 ?異常處理后，缺省的恢復點是第一條延遲指令 ?不會有 Branch指令 ?因此需要保存的 PC值不止一個，根據(jù)具體情況進行恢復 計算機體系結構 精確中斷與非精確中斷 ? 引起異常的指令前的指令都已執(zhí)行完，故障后的指令可以重新從故障點后執(zhí)行 ? 理想情況，引起故障的指令沒有改變機器的狀態(tài) ? 要正確的處理這類異常請求，必須保證故障指令不產(chǎn)生副作用 ? 在有些機器上，浮點數(shù)異常 ? 流水線段數(shù)多，在發(fā)現(xiàn)故障前，故障點后的指令就已經(jīng)寫了結果，在這種情況下，必須有辦法處理。 ? 精確中斷對整數(shù)流水線而言，不是太難實現(xiàn) 計算機體系結構 DLX中的異常 ? IF ? page fault, misaligned address, memory protection violation ? ID ? undefined or illegal opcode ? EX ? arithmetic exception ? MEM ? page fault, misaligned address, memory protection violation ? WB ? none 計算機體系結構 DLX中多周期操作的處理 ?問題 ? 浮點操作