【正文】 VHDL 的設(shè)計步驟 ............................................ 15 VHDL 語言編程格式 .......................................... 15 第五章 電梯控制設(shè)計方案 ................................................. 17 電梯控制器的總體設(shè)計方案 ........................................ 17 電梯運行控制流程圖如下 ........................................... 18 六層電梯控制器的設(shè)計思路 ........................................ 19 第六章 程序設(shè)計及調(diào)試 ................................................... 20 程序流程分析 .................................................... 20 程序設(shè)計說明 .................................................... 20 端口、寄存器設(shè)計說明 ....................................... 20 模塊設(shè)計說明 ............................................... 22 具體語句設(shè)計說明 ........................................... 23 程序調(diào)試 ........................................................ 26 湖南工學(xué)院畢業(yè)設(shè)計（論文） 第 7 章 程序仿真 ......................................................... 28 建立波形輸入 ..................................................... 29 電梯功能的實現(xiàn)與仿真 ............................................. 30 仿真步驟 .................................................. 30 電梯功能實現(xiàn)與仿真結(jié)果分析 ................................ 33 第 8 章 設(shè)計總結(jié) ......................................................... 37 參考文獻(xiàn) ................................................................ 38 致 謝 ................................................................... 39 附錄 一 .................................................................. 40 附錄 二 .................................................................. 48 湖南工學(xué)院畢業(yè)設(shè)計（論文） 1 第 1 章 緒論 隨著社會的發(fā)展 ,電梯的使用越來越普遍 ,已經(jīng)從原來只在商業(yè)大廈 ,賓館使用 ,過度到在辦公樓 ,居民樓等場所使用 ,并且對電梯功能的要求也不斷提高 ,相應(yīng)地其控制方式也在不停地發(fā)生變化 .對于電梯的控制 ,傳統(tǒng)的方法是使用繼電器 — 接觸器控制系統(tǒng)進(jìn)行控制，隨著技術(shù)的 不斷發(fā)展，微型計算機(jī)在電梯控制上的 應(yīng)用日益廣泛，現(xiàn)在已進(jìn)入全微化控制的時代。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的 計算機(jī)高級語言 。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的 源代碼 來描述復(fù)雜的邏輯控制。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計，這是其他硬件描述語言所不能比擬 的。電梯的微機(jī)化控制主要有以下幾種形式； PLC 控制， 單片機(jī)控制 ，單板機(jī)控制， 單微機(jī)控制， 多微機(jī)控制， 人工智能控制。通過對六層電梯控制器的設(shè)計 ，可以發(fā)現(xiàn)本設(shè)計有一定的擴(kuò)展性，而且可以作為更多層電梯控制器實現(xiàn)的基礎(chǔ)。 EDA 技術(shù)已有 30 年的發(fā)展歷程，大致可分為三個階段。 80年代為 計算機(jī)輔助工程 (CAE)階段。 CAE 的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線， PCB后分析。 EDA 技術(shù)的基本特征 EDA 代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實現(xiàn)，然后 采用硬件描述語言（ HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。 1．“自頂向下”的設(shè)計方法 10年前，電子設(shè)計的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。在方框圖一級進(jìn)行仿真、糾錯，并用硬件 描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗證。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，又減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。解決這一問題的有效方法就是采用 ASIC 芯片進(jìn)行設(shè)計。 設(shè)計全定制 ASIC 芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由 IC廠家去進(jìn)行掩模制造，做出產(chǎn)品。 半定制 ASIC芯片的版圖設(shè)計方法分為門陣列設(shè)計法和標(biāo)準(zhǔn)單元設(shè)計法，這兩種方法都是約束性的設(shè)計方法 ,其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價來縮短開發(fā)時 間可編程邏輯芯片與上述掩模 ASIC的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實驗室內(nèi)就可以燒制出自己的芯片 ,無須 IC 廠家的參與，大大縮短了開發(fā)周期。 上述 ASIC 芯片，尤其是 CPLD/FPGA 器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。例如一個 32 位的加法器，利用圖形輸入軟件需要輸入 500 至 1000個門，而利用 VHDL語言只需要書寫一行“ A=B＋ C”即可。早期的硬件描述語言，如 ABEL、 HDL、 AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計，層次間翻譯工作要由人工完成。 VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次 ,支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用 VHDL 來完成。 (2)VHDL可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。 (4)VHDL是一個標(biāo)準(zhǔn)語言，為眾多的 EDA 廠商支持，因此移植性好。目前主要的 EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如 Cadence公司的 DesignFramework， Mentor公司的 FalconFramework，而且這些框架結(jié)構(gòu)都遵守國際 CFI組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)。 EDA 技術(shù)的基本設(shè)計方法 1．電路級設(shè)計電路級設(shè)計工作流程如圖 所示。接著進(jìn)行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。這一次仿真主要是檢驗設(shè)計方案在功能方面的正確性。在制作 PCB 板之前還可以進(jìn)行 PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可 靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。 由此可見，電路級的 EDA技術(shù)使電子工程師在實際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng)險消滅在設(shè)計階段，縮短了開發(fā)時間，降低了開發(fā)成本。然而，電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的所有工作（包括設(shè)計輸入、仿真和分析 、設(shè)計修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計方法，也即系統(tǒng)級設(shè)計方法，應(yīng)運而生。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計算機(jī)， EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。不僅如此，高層次設(shè)計只是定義系 統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。首先，工程師按照“自頂向下”的設(shè)計方法進(jìn)行系統(tǒng)劃分。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。第四步是進(jìn)行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設(shè)計的正確性。一般情況下，這一仿真步驟可略去。綜合優(yōu)化是針對 ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。一般的設(shè)計，也可略去這一仿真步驟。第八步是在適配完成后，產(chǎn)生多項設(shè)計結(jié)果： (1)適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；(2)適配后的仿真模型； (3)器件編程文件。如果仿真結(jié)果達(dá)不到設(shè)計要求，就需要修改 VHDL 源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求；最后一步是將適配器產(chǎn)生的器件編程文 件通過編程器或下載電纜載入到目標(biāo)芯片 FPGA 或 CPLD 中。 系 統(tǒng) 劃 分V H D L 代 碼 或 圖 形 方式 輸 入編 譯 器代 碼 級 功 能 仿 真綜 合 器適 配 前 時 序 仿 真適 配 器器 件 編 程 文 件C P L D / F P G AP 實 現(xiàn)適 配 后 仿 真模 型適 配 后 時 序仿 真適 配 報 告A S I C 實 現(xiàn)廠 家 綜 合 庫 圖 綜上所述， EDA 技術(shù)是電子設(shè)計領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的 EDA工具問世。 湖南工學(xué)院畢業(yè)設(shè)計（論文） 7 QuartusII 軟件介紹 Altera 公司的 QuartusII 軟件提供了可編程片上系統(tǒng)（ SOPC）設(shè)計的一個綜合開發(fā)環(huán)境。 QuartusII 軟件支持 VHDL和 Verilog 硬件描述語言的設(shè)計輸入、基于圖形的設(shè)計輸入方式以及集成系統(tǒng)級設(shè)計工具。QuartusII 設(shè)計軟件根據(jù)設(shè)計者需要提供了一個完整的多平臺開發(fā)環(huán)境，它包含 整個 FPGA和 CPLD 設(shè)計階段的解決方案。再有，在很多數(shù)字電路設(shè)計中，考慮成本的問題， FPGA實現(xiàn)的往往是設(shè)計的核心部分，而很多的外圍電路如 A/D 轉(zhuǎn)換器、 D/A 轉(zhuǎn)換器等仍然使用傳統(tǒng)的接口芯片來實現(xiàn)。而僅僅為了便于程序的驗證而用 FPGA 實現(xiàn)這些外圍電路，會大大延長程序的開發(fā)周期，更會增大開發(fā)的成本。 湖南工學(xué)院畢業(yè)設(shè)計（論文） 8 第三章 EDA 實驗箱使用和介紹 GW48系統(tǒng)使用注意事項 a：閑置不用 GW48 EDA/SOC系統(tǒng)時，關(guān)閉電源，拔下電源插頭！??！ b： EDA軟件安裝方法可參見光盤中相應(yīng)目錄中的中文 ；詳細(xì)使用方法 可參閱本書或《 EDA技術(shù)實用教程》、或《 VHDL實用教程》中的相關(guān)章節(jié)。 d：換目標(biāo)芯片時要特別注意，不要插反或插錯，也不要帶電插拔，確信插對后才能開電源。 e：對工作電源為 5V的 CPLD（如 1032E/1048C、 95108或 7128S等）下載時。 g: GW48詳細(xì)使用方法可參見《 EDA技術(shù)實用教程》配套教學(xué)軟件 *.ppt。 i:跳線座 “ SPS” 默認(rèn)向下短路（ PIO48）；右側(cè)開關(guān)默認(rèn)向下（ TO MCU）。 GW48 系統(tǒng)主板結(jié)構(gòu)與使用方法 圖 為 GW48CK 型 EDA 實驗開發(fā)系統(tǒng)的主板結(jié)構(gòu)圖（ GW48GK/PK 型未畫出，具體結(jié)構(gòu)說明應(yīng)該參考實物主板）， 該系統(tǒng)的實驗電路結(jié)構(gòu)是可控的。因而，從物理結(jié)構(gòu)上看，實驗板的電路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在主控器的控制下，電路結(jié)構(gòu)將發(fā)生變化。系統(tǒng)板面主要部件及其使用方法說明如下。 (2)混合工作電壓使用：對于低壓 FPGA/CPLD目標(biāo)器件，在 GW48系統(tǒng)上的設(shè)計方法與使用方法完全與 5V器件一致，只是要對主板的跳線作一選擇（對 GW48GK/PK系統(tǒng)不用跳線）： JVCC/VS2：跳線 JVCC（ GW48— GK/PK型標(biāo)為 “ VS2” ）對芯片 I/O電壓 (VCCIO)或 5V（ VC