【摘要】課程論文(設(shè)計)題目基于quartus的頻率計的設(shè)計院系電子與信息工程學(xué)院專業(yè)電子與通信工程學(xué)生姓名學(xué)號指導(dǎo)教師二O一四年元月三日
2025-07-10 19:14
【摘要】課程設(shè)計任務(wù)書課程名稱計算機組成原理課程設(shè)計時間2020~2020學(xué)年第一學(xué)期19~20周學(xué)生姓名楊學(xué)鎮(zhèn)指導(dǎo)老師肖曉麗題目數(shù)字鐘的設(shè)計與制作主要內(nèi)容:本課程設(shè)計主要是利用硬件描述語言VHDL的設(shè)計思想,采用自頂向下的方法、劃分模塊來設(shè)計數(shù)字鐘的幾個模塊。通過課程設(shè)計深入理解計算機的基本原理和方法,加深
2025-01-20 21:38
【摘要】一、設(shè)計要求............................................................................................................1二、設(shè)計原理及框圖....................................................................
2025-01-20 21:37
【摘要】河南科技大學(xué)課程設(shè)計說明書課程名稱EDA技術(shù)與應(yīng)用題目電子日歷學(xué)院車輛與動力工程學(xué)院班級農(nóng)業(yè)電氣化與自動化101班學(xué)生姓名張?zhí)毂?/span>
2025-07-10 20:25
【摘要】1基于vhdl的數(shù)字鐘設(shè)計一、設(shè)計要求1、具有以二十四小時計時、顯示、整點報時、時間設(shè)置和鬧鐘的功能。2、設(shè)計精度要求為1S。二.系統(tǒng)功能描述1.系統(tǒng)輸入:系統(tǒng)狀態(tài)及校時、定時轉(zhuǎn)換的控制信號為k、trans、set;
2025-07-10 19:10
【摘要】1基于FPGA的數(shù)字密碼器設(shè)計(黑體小三,倍行距,段后1行,新起一頁,居中)數(shù)字密碼器總體設(shè)計(黑體四號,倍行距,段前行)設(shè)計要求(黑體小四,倍行距,段前行)1)密碼預(yù)先在內(nèi)部設(shè)置,可以設(shè)置任意位密碼,這里采用6位十進制數(shù)字作為密碼;2)密碼輸入正確后,密碼器將啟動開啟裝置。這里密碼器只接受
【摘要】二、試驗項目名稱:基于vhdl語言的數(shù)碼管時鐘設(shè)計三、實驗?zāi)康模豪肍PGA開發(fā)板上的數(shù)碼管,晶振等資源設(shè)計出能夠顯示時、分、秒的時鐘。四、實驗內(nèi)容及原理:(一)、綜述本實驗?zāi)繕耸抢肍PGA邏輯資源,編程設(shè)計實現(xiàn)一個數(shù)字電子時鐘。實驗環(huán)境為fpga
2025-07-10 19:07
【摘要】目錄一、設(shè)計任務(wù)與要求………………………………………1二、總體框圖……………………………………………2三、選擇器件……………………………………………5四、功能模塊……………………………………………61.Songer模塊………………………………6NoteTabs模塊
2025-07-10 19:26
【摘要】大慶師范學(xué)院本科畢業(yè)論文(設(shè)計)I摘要搶答器作為一種電子產(chǎn)品,早已廣泛應(yīng)用于各種智力和知識競賽場合,是競賽問答中一種常用的必備裝置,從原理上講,它是一種典型的數(shù)字電路,電路結(jié)構(gòu)形式多種多樣,可以利用簡單與非門構(gòu)成,也可以利用觸發(fā)器構(gòu)成,也可以利用單片機來完成。本設(shè)計是基于VHDL語言控制的八路搶答器,通過分析搶答器的工作原理,設(shè)計包括搶答程
2025-07-10 19:23
【摘要】1數(shù)字時鐘設(shè)計(1)能顯示周、時、分、秒,精確到(2)可自行設(shè)置時間(3)可設(shè)置鬧鈴,并且對鬧鈴時間長短可控制(1)根據(jù)題目要求可分解為正常計時、時間設(shè)置和鬧鈴設(shè)置三大模塊(2)正常計時模塊可分解為周、時、分、秒等子模塊(3)時間設(shè)置模塊分別進行秒置數(shù)、分置數(shù)、時置
【摘要】1NANHUAUniversity電子技術(shù)課程設(shè)計題目基于VHDL的電子鐘的設(shè)計學(xué)院名稱電氣工程學(xué)院指導(dǎo)教師職稱班
2025-07-10 19:16
【摘要】1基于VHDL的16位CPU設(shè)計一.設(shè)計要求:①完成一個16位CPU的頂層系統(tǒng)設(shè)計;完成其指令系統(tǒng)的規(guī)劃。②完成所有模塊的VHDL設(shè)計。③采用QuartusII完成所有模塊及頂層的仿真。④采用DE2FPGA系統(tǒng)完成整體CPU系統(tǒng)的驗證。二.CPU的概念CPU即中央處理單元的英文縮寫,它是計
【摘要】1EDA課程設(shè)計報告題目:簡易信號發(fā)生器姓名:XXX班級:10級通信一班學(xué)號:XXXXXXXXXXXX同組人:XXX指導(dǎo)老師:鄭亞民、董曉舟2目錄
【摘要】1安徽工業(yè)經(jīng)濟職業(yè)技術(shù)學(xué)院畢業(yè)論文(設(shè)計)題目:基于EDA數(shù)字鐘的設(shè)計系別:電子信息技術(shù)系專業(yè):電子信息工程學(xué)號:202154444班級:51044學(xué)生姓名:王忠正指導(dǎo)教師:王俊二〇一二年四月八日
2025-07-10 20:31
【摘要】1數(shù)字系統(tǒng)設(shè)計與硬件描述語言期末考試作業(yè)題目:多功能電子秒表設(shè)計學(xué)院:電子信息工程學(xué)院專業(yè):電子信息工程學(xué)號:3009204308姓名:張嘉男
2025-07-10 19:02