【正文】 35 3 1 NA 10 級 350 75 30 10 NA 100級 NA 750 300 100 NA 1000級 NA NA NA 1000 7 半 導(dǎo)體元件制造過程 前段（ Front End）制程 前工序 晶圓處理制程（ Wafer Fabrication；簡稱 Wafer Fab） 典型的 PN結(jié)隔離的摻金 TTL電路工藝流程 一次氧化 襯底制備 隱埋層擴(kuò)散 外延淀積 熱氧化 隔離光刻 隔離擴(kuò)散 再氧化 基區(qū)擴(kuò)散 再分布及氧化 發(fā)射區(qū)光刻 背面摻金 發(fā)射區(qū)擴(kuò)散 反刻鋁 接觸孔光刻 鋁淀積 隱埋層光刻 基區(qū)光刻 再分布及氧化 鋁合金 淀積鈍化層 中測 壓焊塊光刻 橫向晶體管刨面圖 C B E N P PNP P+ P+ P P 縱向晶體管刨面圖 C B E N P C B E N P N+ p+ NPN PNP NPN晶體管刨面圖 AL SiO2 B P P+ PSUB N+ E C N+BL Nepi P+ P型 Si ρ ? 111晶向 ,偏離 2O~5O 晶圓（晶片） 晶圓（晶片）的生產(chǎn)由砂即（二氧化硅）開始，經(jīng)由電弧爐的提煉還原成 冶煉級的硅，再經(jīng)由鹽酸氯化，產(chǎn)生三氯化硅，經(jīng)蒸餾純化后，透過慢速分 解過程，制成棒狀或粒狀的「多晶硅」。一支 85公分長，重 8寸 硅晶棒，約需 2天半時(shí)間長成。減小集電極串聯(lián)電阻 ? 2。 雜質(zhì)固濃度大 2。 與襯底晶格匹配好，以減小應(yīng)力 涂膠 —烘烤 掩膜（曝光） 顯影 堅(jiān)膜 —蝕刻 —清洗 —去膜 清洗 —N+擴(kuò)散 (P) 外延層淀積 1。氧化 TepiXjc+Xmc+TBLup+tepiox SiO2 N+BL PSUB Nepi N+BL 第二次光刻 —P+隔離擴(kuò)散孔 ? 在襯底上形成孤立的外延層島 ,實(shí)現(xiàn)元件的隔離 . SiO2 N+BL PSUB Nepi N+BL Nepi P+ P+ P+ 涂膠 —烘烤 掩膜（曝光） 顯影 堅(jiān)膜 —蝕刻 —清洗 —去膜 清洗 —P+擴(kuò)散 (B) 第三次光刻 —P型基區(qū)擴(kuò)散孔 決定 NPN管的基區(qū)擴(kuò)散位置范圍 SiO2 N+BL PSUB Nepi N+BL P+ P+ P+ P P 去 SiO2—氧化 涂膠 —烘烤 掩膜（曝光） 顯影 堅(jiān)膜 —蝕刻 —清洗 —去膜 —清洗 —基區(qū)擴(kuò)散 (B) 第四次光刻 —N+發(fā)射區(qū)擴(kuò)散孔 ? 集電極和 N型電阻的接觸孔 ,以及外延層的反偏孔。光刻 I阱區(qū)光刻，刻出阱區(qū)注入孔 NSi NSi SiO2 CMOS集成電路工藝 以 P阱硅柵 CMOS為例 ? 2。去除 SiO2， 長薄氧，長 Si3N4 NSi P Si3N4 CMOS集成電路工藝 以 P阱硅柵 CMOS為例 ? 4。光 IIIN管場區(qū)光刻， N管場區(qū)注入，以提高場開啟，減少閂鎖效應(yīng)及改善阱的接觸。光 IIIN管場區(qū)光刻，刻出 N管場區(qū)注入孔； N管場區(qū)注入。光 Ⅳ p管場區(qū)光刻， p管場區(qū)注入， 調(diào)節(jié) PMOS管的開啟電壓，生長多晶硅。光 Ⅴ 多晶硅光刻，形成多晶硅柵及多晶硅電阻 多晶硅 NSi P CMOS集成電路工藝 以 P阱硅柵 CMOS為例 ? 9。形成PMOS管的源、漏區(qū)及 P+保護(hù)環(huán)。光 Ⅶ N管場區(qū)光刻， N管場區(qū)注入，形成 NMOS的源、漏區(qū)及 N+保護(hù)環(huán)。長 PSG（磷硅玻璃）。光刻 Ⅷ 引線孔光刻。光刻 Ⅸ 引線孔光刻（反刻 AL）。材料是「矽」， IC（ Integrated Circuit）廠用的矽晶片即為矽晶體，因?yàn)檎奈菃我煌暾木w，故又稱為單晶體。生成單晶體或多晶體與晶體生長時(shí)的溫度，速率與雜質(zhì)都有關(guān)系。光學(xué)顯影主要包含了感光膠涂布、烘烤、光罩對準(zhǔn)、 曝光和顯影等程序?？梢苑譃?: 濕蝕刻（ wet etching） :濕蝕刻所使用的是化學(xué)溶液，在經(jīng)過化學(xué)反應(yīng)之後達(dá)到蝕刻的目的 . 乾蝕刻（ dry etching） :乾蝕刻則是利用一種電漿蝕刻（ plasma etching）。 現(xiàn)在主要應(yīng)用技術(shù) :等離子體刻蝕 常見濕法蝕 刻 技 術(shù) 腐蝕液 被腐蝕物 H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O:NH4F(40%） =76： 3： 15： 5： Al NH4(40%):HF(40%)=7:1 SiO2,PSG H3PO4(85%) Si3N4 HF(49%):HNO3(65%):CH3COOH(100%)=2:15:5 Si KOH(3%~50%)各向異向 Si NH4OH:H2O2(30%):H2O=1:1:5 HF(49%):H2O=1:100 Ti ,Co HF(49%):NH4F(40%)=1:10 TiSi2 CVD化學(xué)氣相沉積 是利用熱能、電漿放電或紫外光照射等化學(xué)反應(yīng)的方式，在反應(yīng)器內(nèi)將反應(yīng)物（通常為氣體）生成固態(tài)的生成物，并在晶片表面沉積形成穩(wěn)定固態(tài)薄膜（ film）的一種沉積技術(shù)。 化學(xué)氣相沉積 CVD 氣體 氣體 化 學(xué) 氣 相 沉 積 技 術(shù) 常用的 CVD技術(shù)有： (1)「常壓化學(xué)氣相沈積（ APCVD）」； (2)「低壓化學(xué)氣相沈積（ LPCVD）」； (3)「電漿輔助化學(xué)氣相沈積（ PECVD）」 較為常見的 CVD薄膜包括有： ■ 二氣化硅（通常直接稱為氧化層） ■ 氮化硅 ■ 多晶硅 ■ 耐火金屬與這類金屬之其硅化物 物理氣相沈積（ PVD） 主要是一種物理制程而非化學(xué)制程。 PVD以真空、測射、離子化或離子束等方法使純金屬揮發(fā)，與碳化氫、氮?dú)獾葰怏w作用，加熱至 400～ 600℃ （約 1～ 3小時(shí)）後，蒸鍍碳化物、氮化物、氧化物及硼化物等 1～10μ m厚之微細(xì)粒狀薄膜， PVD可分為三種技術(shù)： (1)蒸鍍（ Evaporation）； (2)分子束磊晶成長（ Molecular Beam Epitaxy； MBE）； (3)濺鍍（ Sputter） 解 離 金 屬 電 漿（淘氣鬼）物 理 氣 相 沉 積 技 術(shù) ? 解離金屬電漿是最近發(fā)展出來的物理氣相沉積技術(shù)，它是在目標(biāo)區(qū)與晶圓之間，利用電漿，針對從目標(biāo)區(qū)濺擊出來的金屬原子，在其到達(dá)晶圓之前，加以離子化。這樣做可以讓這些金屬原子針對極窄、極深的結(jié)構(gòu)進(jìn)行溝填，以形成極均勻的表層，尤其是在最底層的部份。這些離子必須先被加速至具有足夠能量與速度，以穿透（植入）薄膜，到達(dá)預(yù)定的植入深度?；旧希藫劫|(zhì)濃度（劑量）系由離子束電流（離子束內(nèi)之總離子數(shù)）與掃瞄率（晶圓通過離子束之次數(shù)）來控制，而離子植入之深度則由離子束能量之大小來決定。 在 CMP制程的硬設(shè)備中，研磨頭被用來將晶圓壓在研磨墊上并帶動(dòng)晶圓旋轉(zhuǎn)，至于研磨墊則以相反的方向旋轉(zhuǎn)。影響