【正文】 系以及 ASIC 的門陣列法中獲得啟發(fā)，構(gòu)造另外一種可編程的邏輯結(jié)構(gòu)，那就是 SRAM 查表的方式，并使用多個查找表構(gòu)成了一個查表陣列，稱為可編程門陣列（ Programmable Gate Array） 。由此人們提出了一種可編程電路結(jié)構(gòu)，即乘積項邏輯 陣列 結(jié)構(gòu)。即任何的組合電路（需要提供輸入信號的非信號），可以 用 “與門 —或門 ”二級電路實現(xiàn)。 人們發(fā)現(xiàn)，不是所有的基本門都是必須的，如用與非門單一基本門就可以構(gòu)成其他的基本門。 PLD 是大規(guī)模集成電路技術(shù)發(fā)展的產(chǎn)物，是一種半定制的集成電路，結(jié)合計算機的軟件技術(shù)（ EDA 技術(shù)）可以快速、方便地構(gòu)建數(shù)字系統(tǒng)。 本次設(shè)計主要讓我們掌握 CPLD/FPGA 的研發(fā)過程，掌握 VHDL 語言的編程思想及過程，以及電子時鐘基本功能和實現(xiàn)的基本原理。 該系統(tǒng)通過 VHDL 語言和原理圖混合應(yīng)用的方式來實現(xiàn)電子時鐘的設(shè)計，并下載到硬件之中進行驗證。 本課題選用了 Altera 公司的 FPGA 產(chǎn)品并以其專門開發(fā)軟件為平臺，運用VHDL 硬件描述語言設(shè)計一個電子時鐘。本論文就是應(yīng)用 VHDL 語言來實現(xiàn) 秒表 的電路設(shè)計。 20 世紀 80 年代末，出現(xiàn)了 FPGA（ Field Programmable Gate Array） ,CAE 和 CAD技術(shù)的應(yīng)用更為廣泛，它們在 PCB 設(shè)計的原理圖輸入，自動布局布線及 PCB 分析，以及邏輯設(shè)計、邏輯仿真、布爾綜合和化簡等方面擔(dān)任了重要的角色，為電子設(shè)計自動化必須解決的電路建模、標準文檔及仿真測試奠定了基礎(chǔ)。 現(xiàn)代電子設(shè)計技術(shù)的核心是 EDA ( Electronic Design Automation ) 技術(shù)。現(xiàn)今，高精度的計時工具大多數(shù)都使用了石英晶體振蕩器，由于電子鐘，石英表，石英鐘都采用了石英技術(shù)，因此走時精度高，穩(wěn)定性好，使用方便，不需要經(jīng)常調(diào)校，數(shù)字式電子鐘用集成電路計時時，譯碼代替機械式傳動，用 LED 顯示器代替顯示器代替指針顯示進 而顯示時間，減小了計時誤差，這種表具有時，分，秒顯示時間的功能，還可以進行時和分的校對，片選的靈活性好。長春理工大學(xué)畢業(yè)論文 I 目 錄 第一章 緒 論 ..............................................................................................................1 第二章 可編程邏輯器件概述及設(shè)計方案 ................................................................2 CPLD/FPGA 概述及 VHDL 語言的特點 ...............................................................2 可編程邏輯器件的分類和發(fā)展歷程 ......................................................................4 EPF10K10LC844 芯片簡介 ...................................................................................5 電子時鐘的設(shè)計方案 .............................................................................................6 第三章 系統(tǒng)電路設(shè)計 ................................................................................................7 總體設(shè)計 ...............................................................................................................7 顯示電路設(shè)計 .......................................................................................................8 分頻器電路 .................................................................................................10 掃描電路電路 ............................................................................................. 11 BCD 碼多路選擇器 .....................................................................................12 BCD 譯碼器 .................................................................................................13 位選碼電路 .................................................................................................15 電子時鐘計數(shù)器電路設(shè)計 ...................................................................................15 秒和分計數(shù)器設(shè)計 .....................................................................................16 小時計數(shù)器設(shè)計 .........................................................................................17 總 結(jié) ......................................................................................................................23 參考文獻 ......................................................................................................................24 致 謝 ...................................................................................... 錯誤 !未定義書簽。 長春理工大學(xué)畢業(yè)論文 1 第一章 緒 論 時鐘，自從它發(fā)明的那天起，就成為人類的朋友，但隨著時間的推移，科學(xué)技術(shù)的不斷發(fā)展，人們對時間計量的精度要求越來越高，應(yīng)用越來越廣。 20 世紀末，電子技術(shù)獲得了飛速的發(fā)展，在其推動下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會的各個領(lǐng)域，有力地推動了社會生產(chǎn)力的發(fā)展和社會信息化程度的提高，同時也使現(xiàn)代電子產(chǎn)品性能更進一步，產(chǎn)品更新 換 代的節(jié)奏也越來越快。EDA 技術(shù)就是依賴功能強大的計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL (Hardware Description Language)為系統(tǒng)邏輯描述手段完成的設(shè)計文件。硬件描述語言是 EDA 技術(shù)的重要組成部分， VHDL 是作為電子設(shè)計主流硬件的描述語 言 。 VHDL 語言是標準硬件描述語言， 它的特點就是 能形式化抽象表示電路結(jié)構(gòu)及行為，支持邏輯設(shè)計中層次領(lǐng)域的描述，借用了高級語言的精巧結(jié)構(gòu)簡化電路描述，具有電路模擬與驗證及保證設(shè)計的正確性，支持電路由高層向低層的綜合變換，便于文檔管理，易于理解和設(shè)計重用。 CPLD/FPGA 以高集成度、高速度和高可靠性而著稱，運用 FPGA 進行產(chǎn)品開發(fā)，其開發(fā)周期短，投資風(fēng)險小，產(chǎn)品上市速度快，決 定其有著無比的市場前景，是現(xiàn)代 EDA 技術(shù)中廣泛運用的硬件。我們將電子時鐘的設(shè)計分成了四大模塊，分別是時間計數(shù)器模塊；鍵盤控制模塊；顯示電路模塊和時間調(diào)整模塊。 長春理工大學(xué)畢業(yè)論文 2 第二章 可編程邏輯器件概述及設(shè)計方案 可編程邏輯器 件 PLD（ Programmable Logic Device）是 20 世紀 70 年代發(fā)展起來的一種新的集成器件。 CPLD/FPGA 概述及 VHDL 語言的特點 CPLD/FPGA 概述 不論是簡單的還是復(fù)雜的數(shù)字系統(tǒng)都是由基本門來構(gòu)成的，如與門、或門、非門、傳輸門等。任何的組合邏輯函數(shù)都可以化為 “與 —或 ”表達式。同樣，任何時序電路都可由組合電路加上存儲元件，即鎖存器、觸發(fā)器、 RAM構(gòu)成的。 當(dāng)然， “與 —或 ”結(jié)構(gòu)組成的 PLD 器件的功能比較簡單。 可編程邏輯器件的兩種主要類型是現(xiàn) 場可編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）。 現(xiàn)在最新的 FPGA 器件，如 Xilinx Virtex?系列中的部分器件，可提供八百萬 系統(tǒng)門 （相對邏輯密度）。 FPGA 被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲，以及到儀器儀 表、電信和數(shù)字信號處理等。 但是， C