【正文】 修改濾波器參數(shù)，從而改變?yōu)V波器的特性，設(shè)計(jì)十分靈活。 Quartus ΙΙ. 3 第 1章 緒論 第 引言 數(shù)字濾波技術(shù)是數(shù)字信號(hào)處理的核心技術(shù)，而 FIR數(shù)字濾波器因其具有嚴(yán)格的線性相位、總是穩(wěn)定等特點(diǎn)而廣泛應(yīng)用于數(shù)字信號(hào)處理的各個(gè)領(lǐng)域，是一個(gè)重要的研究課題。 FIR filter。 2 Abstract: The development of current DSP technology, the characteristic and advantage of implementation of DSP basedon FPGA are both introduced. In this paper, the design of a 16 taps low pass FIR filter is taken for a instance. Firstly, create a filter model using Matlab and DSP Builder, then, use Simulink to simulate. if the result of simulation are perfect, use SignalCompiler to convert , synthesis , adapt, translate and edit the model file. Then use ModelSim to simulate on RTL and use Quartus ΙΙ to simulate on time. In Quartus ΙΙ with embedded logical analyzer SignalTap ΙΙ observation profile, when input mixing signal, the output only then the lowfrequency signal, the high frequency signal is filtered out. Implementation of this filter on FPGA is finished, if the result of simulations are perfect. This method matures the process of DSP algorithm design in Matlab and the advanced FPGA hardware technology in the integration together, thus greatly enhancing the DSP algorithm to achieve Application of speed, the DSP to simplify the design process. Compared with the past FPGAbased hardware description language, this process will be faster, more easily. Key words: Simulink。 與以往 FPGA的傳統(tǒng)的基于硬件描述語言的設(shè)計(jì)相比，這種流程會(huì)更快捷 、更容易。 仿真結(jié)果符合要求后，完成在 FPGA上的硬件實(shí)現(xiàn)。0 目 錄 摘要 ....................................................................... 1 Abstract .................................................................. 2 第 1 章 緒論 .............................................................. 3 引言 ................................................................... 3 研究方案 ............................................................... 3 第 2 章 基于 FPGA的數(shù)字信號(hào)處理簡介 .................................... 4 數(shù)字信號(hào)處理概述 ....................................................... 4 FPGA簡介 ............................................................... 5 數(shù)字信號(hào)處理技術(shù)實(shí)現(xiàn)的幾種方案 ......................................... 5 用 FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理的特點(diǎn) ........................................... 6 第 3 章 基于 Matlab Simulink設(shè)計(jì) FIR數(shù)字濾波器 ........................ 8 FIR 濾波器原理 ......................................................... 8 DSP Builder設(shè)計(jì) FIR濾波器 .......................................... 9 4階 FIR濾波器節(jié)設(shè)計(jì) .................................................... 9 16 階 FIR 濾波 器模型設(shè)計(jì) .............................................. 11 使用 Matlab的濾波器設(shè)計(jì)工具 ............................................ 13 第 4 章 基于 FPGA的 DSP模塊設(shè)計(jì) ......................................... 19 DSP Builder及其設(shè)計(jì)流程簡介 ........................................... 19 DSP Builder ......................................................... 19 DSP設(shè)計(jì)流程概述 ...................................................... 19 Simulink模型仿真 ..................................................... 20 SignalCompiler的使用方法 .............................................. 23 Modelsim下的 RTL級(jí)仿真 ................................................. 24 QuartusⅡ 下的時(shí)序仿真 ................................................. 26 用 QuartusⅡ 完成 FPGA設(shè)計(jì) ............................................... 32 引腳分配 ............................................................ 32 下載 ............................................................... 33 使用嵌入式邏輯分析儀進(jìn)行實(shí)時(shí)測試 ....................................... 34 第 5 章 結(jié)論與展望 ...................................................... 38 參考文獻(xiàn) ................................................................. 39 致謝 ...................................................................... 40 1 摘要 ：介紹了當(dāng)今數(shù)字信號(hào)處理技術(shù)的發(fā)展?fàn)顩r，以及基于 FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理的特點(diǎn)和優(yōu)勢。 本文以設(shè)計(jì) 16階低通 FIR濾波器為例，借助于 MATLAB以及 Altera DSP Builder對濾波器建模，然后分別進(jìn)行 Simulink下的仿真， 仿真達(dá)到要求后，用 SignalCompiler逐步完成對模型文件的轉(zhuǎn)換、綜合、適配和編譯器件的操作 ， ModelSim下的 RTL級(jí)仿真以及Quartus ΙΙ的時(shí)序仿真 ，在 Quartus ΙΙ中 用嵌入式邏輯分析儀 SignalTap ΙΙ觀察波形 ，當(dāng)輸入混頻信號(hào)時(shí)，輸出只有低頻信號(hào)，高頻信號(hào)被濾掉。這種設(shè)計(jì)方法將已經(jīng)成熟的在 Matlab中進(jìn)行 DSP算法設(shè)計(jì)優(yōu)化的過程，與先進(jìn)的 FPGA硬件實(shí)現(xiàn)技術(shù)有機(jī)地融合到一起，實(shí)現(xiàn)軟件設(shè)計(jì)與硬件驗(yàn)證的直接握手，極大地提高了 DSP算法到實(shí)現(xiàn)的應(yīng)用速度，簡化了 DSP的設(shè)計(jì)流程。 關(guān)鍵詞 ： Simulink； DSP Builder； FIR 濾波器； FPGA； Quartus ΙΙ。 DSP Builder。 FPGA。 DSP芯片是一種特別適合數(shù)字信號(hào)處理運(yùn)算的微處理器，主要用來實(shí)時(shí)、快速地實(shí)現(xiàn)各種數(shù)字信號(hào)處理算法。 借助 Altera的 DSP Builder，工程師可以使用 MathWork的 MATLAB軟件和 Simulink軟件，這樣就可以在更高的抽象層上完成數(shù)字信號(hào)處理（ DSP）算法。而 FPGA正處于革命性數(shù)字信號(hào)處理的前沿，全新的 FPGA系列正在越來越多地替代 ASIC和 PDSP用作前端數(shù)字信號(hào)處理的運(yùn)算。而且吞吐量更高、能夠更好地防止未授權(quán)復(fù)制、元器件和開發(fā)成本進(jìn)一步降低，開發(fā)時(shí)間大大縮 短。從而可以產(chǎn)生更為經(jīng)濟(jì)的設(shè)計(jì)。 第 研究方案 本文以 16階低通濾波器在 FPGA硬件電路上的實(shí)現(xiàn)為例，借助 Altera公司的 DSP Builder，采用新一代 DSP輔助設(shè)計(jì)工具，將 MATLAB的 Simulink環(huán)境和 FPGA開發(fā)工具結(jié)合在一起，說明當(dāng)今數(shù)字信號(hào)處理的 FPGA實(shí)現(xiàn)的優(yōu)勢。 (2) 在 MATLAB中進(jìn)行純數(shù)學(xué)上的仿真、驗(yàn)證及修改。 (3) 當(dāng)仿真符合設(shè)計(jì)要求后，再加入并運(yùn)行 SignalCompiler模塊，將 *． m 3~gt：（ MATI． AB中的一種文件類型 ） 自動(dòng)轉(zhuǎn)成 *． vhd文件 （ VHDL硬件描述語言文件 ） ，進(jìn)行RTL級(jí)的功能仿真和邏輯綜合。 （ 此硬件選用 CTSOPCx系列 FPGA/SOPC學(xué)習(xí)套件，其核心 FPGA芯片是 Altera Cyclone系列的 EP1C6）。 4 第 2章 基于 FPGA的數(shù)字信號(hào)處理簡介 第 數(shù)字信號(hào)處理概述 數(shù)字信號(hào)處理是利用計(jì)算機(jī)或?qū)Ｓ锰幚碓O(shè)備，以數(shù)字形式對信號(hào)進(jìn)行采集、變換、濾波、估 值、增強(qiáng)、壓縮、識(shí)別等處理，以得到符合需要的信號(hào)形式。數(shù)字信號(hào)處理是從 20世紀(jì) 60年代以來，隨著信息科學(xué)和計(jì)算機(jī)學(xué)科的高速發(fā)展而迅速發(fā)展起來的一門新興學(xué)科。此系統(tǒng)先將模擬信號(hào)變換為數(shù)字信號(hào)，經(jīng)數(shù)字 信號(hào)處理后，再變換成模擬信號(hào)輸出。隨后，信號(hào)經(jīng)采樣和 A/D變換后，變成數(shù)字信號(hào) x(n)數(shù)字信號(hào)處理器對 x(n)進(jìn)行處理，得到輸出數(shù)字信號(hào) y(n)，經(jīng) D/A變換器轉(zhuǎn)換成模擬信號(hào)，此信號(hào)經(jīng)低通濾波器，濾除不需要的高頻分量，最后輸出平滑的模擬信號(hào) y(t)。一個(gè)數(shù)字系統(tǒng)也很少受器件使用時(shí)間的影響，所以數(shù)字系統(tǒng)要比模擬系統(tǒng)穩(wěn)定得多。 (2) 數(shù)字信號(hào)處理系統(tǒng)的可預(yù)見性 當(dāng)一個(gè)數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)完成后，我們可以通過仿真或是其它手段直接看到結(jié)果，而且這與最終應(yīng)用中出現(xiàn)的情況是一樣的 :同時(shí)，所有拷貝的數(shù)字信號(hào)處理系統(tǒng)間是沒有性能差別的。 (4) 適應(yīng)性和可編程能力 數(shù)字信號(hào)處理具有極強(qiáng)的適應(yīng)能力，可以在多種領(lǐng)域內(nèi)應(yīng)用。 (5) 成 本 低廉 數(shù)字信號(hào)處理器多通過超大規(guī)模集成電路實(shí)現(xiàn)，相對使用大量的模擬器件完成同一任務(wù)來講，數(shù)字信號(hào)處理器的成本是很低的。目前，數(shù)字信號(hào)處理技術(shù)己廣泛應(yīng)用于數(shù)字通信、語音合成、圖像處理、 多媒體技術(shù)、高清5 晰度電視、數(shù)字音響、以及機(jī)器人等各個(gè)領(lǐng)域 。和一般的 ASIC電路相比，可編程邏輯陣列器件具有設(shè)計(jì)周期短，修改方便的優(yōu)點(diǎn)。 FPGA具有高密度 （ 一個(gè)器件 內(nèi)部可用邏輯門可達(dá)數(shù)萬門 ） ，運(yùn)行速度快 （ 管腳間的延時(shí)小，僅幾個(gè) ns） 的特點(diǎn)。 ALTERA公司的 FPGA器件 FLEX10K器件還內(nèi)含隨機(jī)靜態(tài)存儲(chǔ)器，方便數(shù)據(jù)的暫時(shí)存儲(chǔ)。 FPGA 兼有串、并行工作方式和高集成度、高速、高可靠性