【正文】 就要建立 FIR 濾波器模型?？梢缘玫揭噪p精度給出的系數(shù)。需要設(shè)置的參數(shù)有：系統(tǒng)頻率，通帶截止頻率，阻帶截止頻率，通帶最大衰減，阻帶最小衰減。接下來(lái)在 Simulink 中使用 Simulink 庫(kù)和 DSP Builder 庫(kù)建立設(shè)計(jì)模型，并在 Simulink 中仿真。 濾波器可看成一個(gè)分節(jié)的延時(shí)線，把每一節(jié)的輸出加權(quán)累加， 即得到濾波器的輸出，由圖可以看出， FIR 濾波器主要由乘法器和加法器組成，可根據(jù)需要增減延遲線的長(zhǎng)度和乘法器的系數(shù)來(lái)改變 FIR 的參數(shù)。利用 FPGA 實(shí)現(xiàn) DSP 系統(tǒng)時(shí)，可以利用 Altera和 Xilinx 公司在自動(dòng)轉(zhuǎn)換成硬件實(shí)現(xiàn)的網(wǎng)表文件，再進(jìn)行布局和布線的實(shí)現(xiàn)。 對(duì)系數(shù)進(jìn)行量化并選取適當(dāng)運(yùn)算結(jié)構(gòu)后，便可以采用 FPGA 來(lái)實(shí)現(xiàn) DSP系統(tǒng)了。 要采用 FPGA 實(shí)現(xiàn) DSP 算法，必須經(jīng)過(guò)量化。 實(shí)現(xiàn)一個(gè)基本的數(shù)字信號(hào)處理系統(tǒng)，需要加法器，乘法器和存儲(chǔ)器。首先要對(duì) FPGA 的 DSP 實(shí)現(xiàn)進(jìn)行研究。為此， VIEWLOGIC 公司開(kāi)發(fā)了集成仿真測(cè)試環(huán)境 FUSION。 VIEWLOGIC 的 FPGA 設(shè)計(jì)流程包括 VHDL 仿真和綜合、VERILOG 仿真和綜合、邏輯圖設(shè)計(jì)工具等，從而組成了一個(gè)從狀態(tài)機(jī)設(shè)計(jì)、功能仿真、綜合優(yōu)化到設(shè)計(jì)后仿真的完整解決方案。但由于不同廠商的 FPGA 芯片結(jié)構(gòu)有很大的不同，導(dǎo)致 HDL 的設(shè)計(jì)方法不能提供 FPGA 布局布線的優(yōu)化和約束，具有一定的局限性。 由于 FPGA 功能內(nèi)核可使設(shè)計(jì) 更加高效，隨著 FPGA 的芯片密度超過(guò) 10萬(wàn)門， FPGA 的設(shè)計(jì)越來(lái)越接近于 ASIC 設(shè)計(jì)。因此，發(fā)展國(guó)內(nèi) FPGA 產(chǎn)業(yè)不是要不要的問(wèn)題，而是怎么發(fā)展的問(wèn)題。 FPGA 行業(yè)集中度很高，幾家美國(guó)公司掌握著行業(yè)的 “制空權(quán) ”。 自 1985 年問(wèn)世以來(lái)， FPGA 從集成電路與系統(tǒng)家族一個(gè)不起眼的小角色逐漸成為電子設(shè)計(jì)領(lǐng)域的重要器件。與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL 及 CPLD 器件）相比， FPGA 具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 161RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸發(fā)器的輸 入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA（ Field－ Programmable Gate Array） ，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 數(shù)字濾波器的好壞對(duì)相關(guān)的眾多工程技術(shù)領(lǐng)域影響很大，一個(gè)好的數(shù)字濾波器會(huì)有效的推動(dòng)眾多的工程技術(shù)領(lǐng)域改造和學(xué)科發(fā)展。而數(shù)字濾波器在這門學(xué)科中占有很重要的地位。上世紀(jì) 60 年代，數(shù)字信號(hào)處理在理論層上發(fā)展迅猛。其中的通信領(lǐng)域所涉及到的各種信號(hào)更是重中之重。 上海師范大學(xué)天華學(xué)院 2020 屆 畢業(yè)設(shè)計(jì)（論文）開(kāi)題報(bào)告 設(shè)計(jì)（論文）題目 基于 FPGA 的 FIR 數(shù)字低通濾波器的設(shè)計(jì) 學(xué)生姓名 胡修遠(yuǎn) 學(xué) 號(hào) 08031145 專業(yè)、班級(jí) 電子信息 工程 08秋 1 班 系 部 電子與信息工程系 指導(dǎo)教師姓名 /職稱 劉浩斌 張葵 /副教授 講師 建議從以下方面填寫： 1. 簡(jiǎn)述課題的作用和意義 2. 國(guó)內(nèi)外的現(xiàn)狀和發(fā)展趨勢(shì)等情況 (文獻(xiàn)綜述 )，尚待解決的問(wèn)題； 3. 重點(diǎn)介紹完成任務(wù)的可能思路、方案和計(jì)劃； 4. (工科類專業(yè)需填 寫 )所需的主要儀器和設(shè)備等。查閱文獻(xiàn)資料、撰寫文獻(xiàn)綜述報(bào)告，準(zhǔn)備參考資料 3. ~（第 9~10 周） 完成畢業(yè)設(shè)計(jì)（論文）開(kāi)題報(bào)告 4. ~ （第 11~19 周） 開(kāi)始畢業(yè)設(shè)計(jì)，按照設(shè)計(jì)要求 ,進(jìn)行完成設(shè)計(jì)方案 5. ~ 寒假 6. ~ （ 第 1~2 周） 畢業(yè)設(shè)計(jì)中期檢查 7. ~ （第 3~5 周） 設(shè)計(jì)仿真、軟硬件聯(lián)調(diào)，實(shí)驗(yàn)測(cè)試 8. ~ （ 第 6~10 周 ） 整理、撰寫畢業(yè)設(shè)計(jì)報(bào)告 ~ （第 11 周） 答辨 三、所需的資料和主要參考文獻(xiàn) 參考資料 ： [1] 馬建國(guó)，孟憲元 . 電子設(shè)計(jì)自動(dòng)化技術(shù)基礎(chǔ) [M].北京： 清華大學(xué) 出版社 , 2020 [2] 孟憲元，錢偉康 . FPGA 嵌入式系統(tǒng)設(shè)計(jì) [M].北京： 電子工業(yè) 出版社 , 2020 [3] Michael . Verilog HDL 高級(jí)數(shù)字設(shè)計(jì) [M].北京：電子工業(yè)出版社 , 2020 [4] 徐光輝，程?hào)|旭，黃 如等 . 基于 FFGA 的嵌入式開(kāi)發(fā)和應(yīng)用 [M].北京： 電子 工業(yè)出版社 ， 2020 [5] Steve Kilts. Advanced FPGA Design[M].New York： WileyIEEE Press, 2020 [6] ,. 超大規(guī)模集成電路設(shè)計(jì)基礎(chǔ) — 系統(tǒng)與電路 [M].北 京： 科學(xué) 出版社， 1993 [7] 劉明彰 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì) [M].北京： 國(guó)防 出版社 , 2020 [8] 夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京 ： 北京航空航天大學(xué) 出版社 , 2020 [9] Altera Corpoation， San Jose,CA. DSP Builder User Guide［ EB/OL］ ， 2020 [10] Altera Corpoation. Stratix Device［ EB/OL］ ， 2020 注： 1. 本任務(wù)書一式兩份，須雙面打印。 ： （ 1） 數(shù)字濾波器在國(guó)內(nèi)外的 發(fā)展 及 FIR低通 濾波器設(shè)計(jì)方法的研究 （ 2） FIR低通 濾波器的 MATLAB實(shí)現(xiàn) （ 3） Matlab仿真的結(jié)果，包括 各個(gè)階段信號(hào)的曲線 （ 4） Simulink仿真的結(jié)果， 包括 各個(gè)階段信號(hào)的曲線 ，按計(jì)劃完成畢業(yè)設(shè)計(jì)（論文）報(bào)告的寫作和答辯工作。（可選） （二）畢業(yè)設(shè)計(jì)（論文）的基本要求 、獨(dú)立完成不少于 5000 字或 10000 字符的《外文科技文獻(xiàn)譯文》，按照學(xué)校規(guī)定的譯文要求和格式撰寫。 （ 4）結(jié)合前期對(duì) FIR低通濾波器設(shè)計(jì)方法以及 FPGA開(kāi)發(fā)知識(shí)的了解和學(xué)習(xí)，規(guī)劃本畢業(yè)設(shè)計(jì)的主體框架。 方式：根據(jù)相關(guān)知識(shí)內(nèi)容及指導(dǎo)教師提供的 PDF 文檔進(jìn)行整理學(xué)習(xí)，熟練掌握其理論知識(shí)。 方式：要求學(xué)生結(jié)合網(wǎng)絡(luò)進(jìn)行查找、學(xué)習(xí)相關(guān)文獻(xiàn)資料，對(duì)研究對(duì)象進(jìn)行初步的了解。在平臺(tái)級(jí) FPGA 器件中集成了數(shù)字信號(hào)處理的硬件模塊之后，利用 FPGA 實(shí)現(xiàn)數(shù)字信號(hào)處理算法可以滿足信號(hào)處理系統(tǒng)所提出的高性能要求，因此得到越來(lái)越廣泛的應(yīng)用。 作者 (簽名 )： 日期： 2020 年 04 月 27 日 畢業(yè)設(shè)計(jì)（論文）任務(wù)書 （ 2020 屆） 題目 （中文）： 基于 FPGA 的 FIR 數(shù)字低通濾波器的設(shè)計(jì) （英文）： The Design of FIR Digital Filter Based on FPGA 系 部 電子與信息工程系 專業(yè)班級(jí) 電子信息工程 08 秋 1 班 學(xué)生姓名 胡 修 遠(yuǎn) 學(xué) 號(hào) 08031145 指導(dǎo)教師 劉浩斌 張 葵 系負(fù)責(zé) 人 (簽章 ) 日 期： 2020 年 10 月 畢業(yè)設(shè)計(jì)（論文）的主要內(nèi)容與具體要求 （任務(wù)及背景、工作環(huán)境、成果形式、著重培養(yǎng)的能力、有實(shí)驗(yàn)環(huán)節(jié)的要提出主要技術(shù)指標(biāo)、要求） （一）畢業(yè)設(shè)計(jì)（論文）主要內(nèi)容及主要技術(shù)指標(biāo)、要求 在數(shù)字信號(hào)處理中，利用數(shù)字濾波器可改變信號(hào)中所含頻率分類的相對(duì)比例或?yàn)V除某些頻率分量，使其達(dá)到所需要的效果。除此之外，本設(shè)計(jì)（論文）不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫過(guò)的作品成果。 畢 業(yè) 設(shè) 計(jì)（論 文） 題目 （中文）： 基于 FPGA 的 FIR 數(shù)字低通濾波器的設(shè)計(jì) （英文）： The Design of FIR Digital Filter Based on FPGA 系 部 電子與信息工程系 專業(yè)班級(jí) 電子信息工程 08 秋 1 班 學(xué)生姓名 胡 修 遠(yuǎn) 學(xué) 號(hào) 08031145 指導(dǎo)教師 劉浩斌 張 葵 完 成 日 期 2020 年 04 月 上海師范大學(xué)天華學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 誠(chéng)信聲明 本人鄭重聲明：所呈交的畢業(yè)設(shè)計(jì)（論文），題目《基于 FPGA的 FIR 數(shù)字低通濾波器的設(shè)計(jì) 》是本人在指導(dǎo)教師的指導(dǎo)下，進(jìn)行研究工作所取得的成果。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式注明。本人完全意識(shí)到本聲明應(yīng)承擔(dān)的法律責(zé)任。其中數(shù)字 FIR 濾波器由于具有精確的線性相位，且系統(tǒng)穩(wěn)定，所以廣泛應(yīng)用于通信、數(shù)字圖像處理、語(yǔ)音信號(hào)處理等方面 。 （ 1）對(duì)數(shù)字濾波器進(jìn)行研究，初步了解其在國(guó)內(nèi)外的相關(guān)發(fā)展。 （ 2）對(duì) FIR 低通濾波器設(shè)計(jì)的方法進(jìn)行研究，熟悉設(shè)計(jì)過(guò)程。 （ 3）了解 Altera公司將 MathWorks MATLAB 和 Simulink系統(tǒng)級(jí)設(shè)計(jì)工具 DSP Builder 的算法開(kāi)發(fā)，仿真和驗(yàn)證功能 。 （ 5）實(shí)現(xiàn)和仿真 具體實(shí)現(xiàn)要求： ① 根據(jù)濾波器指標(biāo)，利用 MATLAB 濾波器設(shè)計(jì)工具設(shè)計(jì)一低通濾波器； ② 構(gòu)建相關(guān)測(cè)試信號(hào)對(duì)設(shè)計(jì)的濾波器進(jìn)行測(cè)試和分析； ③ 然后根據(jù)實(shí) 際需要將系統(tǒng)導(dǎo)出并量化，在 Simulink 中使用 Simulink 庫(kù)和 DSP Builder 庫(kù)建立設(shè)計(jì)模型，并在 Simulink 中仿真； ④ 最后將模型轉(zhuǎn)換成為VHDL 代碼下載到 FPGA 進(jìn)行硬件測(cè)試。 、獨(dú)立完成不少于 10000字的畢業(yè)設(shè)計(jì)（論文）報(bào)告的寫作，按照學(xué)校規(guī)定的論文要求和格式撰寫。 二、畢業(yè)設(shè)計(jì)（論文）進(jìn)度安排 起訖日期 工作內(nèi)容 備 注 1. ~（第 7 周） 完成英文資料翻譯 2. ~（第 8 周 ） 接受《畢業(yè)設(shè)計(jì)（論文）任務(wù)書》。由指導(dǎo)教師填寫并經(jīng)所在系審核確認(rèn)后交系部； 2. 本任務(wù)書一份須與學(xué)生的畢業(yè)設(shè)計(jì)（論文）一并存檔，另一份系部存檔； 3. 指導(dǎo)教師、學(xué)生可各執(zhí)一 份復(fù)印件，供檢查論文進(jìn)度時(shí)使用。 課題的作用和意義 在當(dāng)今的生活中，身邊的工程技術(shù)領(lǐng)域越來(lái)越受到關(guān)注。如何在較強(qiáng)的背景的噪聲下和干擾的信號(hào)下有效提煉出真正的有用信號(hào)并將其真正運(yùn)用到實(shí)際的工程中，這正是信號(hào)處理要解決的問(wèn)題。其體系和框架逐漸成熟，如今，數(shù)字信號(hào)處理已經(jīng)成為一門完整的學(xué)科。它涉及到的領(lǐng)域很廣，如通信系統(tǒng)，系統(tǒng)控制，生物醫(yī)學(xué)工程，機(jī)械振動(dòng)，遙感遙測(cè)，地質(zhì)勘探，故障 檢測(cè)，電力系統(tǒng)，航空航天，自動(dòng)化儀器等。所以對(duì)數(shù)字濾波器的工作原理，硬件結(jié)構(gòu)和實(shí)現(xiàn)方法進(jìn)行研究具有一定的意義。它是作為專用集成電路 （ ASIC） 領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路 數(shù)有限的缺點(diǎn)。 現(xiàn)場(chǎng)可編程門陣列（ FPGA）是可編程器件。FPGA 的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O間的聯(lián)接方式 ,并最終決定了 FPGA 所能實(shí)現(xiàn)的功能 , FPGA 允許無(wú)限次的編程 . 國(guó)內(nèi)外現(xiàn)狀和發(fā)展趨勢(shì) FPGA 正處于高速發(fā)展時(shí)期，新型芯片的規(guī)模越大，成本也越來(lái)越低，低端的 FGGA 已逐步取代了傳統(tǒng)的數(shù)字元件， 高端的 FPGA 將會(huì)成為今后競(jìng)爭(zhēng)的主流。它極大地提高了設(shè)計(jì)靈活性并縮短了產(chǎn)品上市時(shí)間，在通信、工業(yè)控制、航空領(lǐng)域中廣泛應(yīng)用。特別是在航空航天及軍工等特殊領(lǐng)域，美國(guó)等少數(shù)國(guó)家對(duì)先進(jìn)的技術(shù)保持封鎖。