【正文】 22 所示。函數(shù)發(fā)生器 （ F＆ G 公司）為一個十六位分布式 SelectRAM 存儲器編程，或四輸入查找表或十六位的移位寄存器。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 6 頁 共 36 頁 圖 21 Virtex II 系列 FPGA 結(jié)構(gòu)圖 VirtexII FPGA 的可編程邏輯模塊 CLB 每一個可編程邏輯塊由四片三態(tài)緩沖器組成。具有靈活的開發(fā)環(huán)境。支持多輸入功能，有一個內(nèi)部三態(tài)總線，擁有的 SelectIO 技術(shù)，支持多種 IO 標(biāo)準(zhǔn)，支持多種編程模型。高性能的外部存儲器接口，支持 CAM， QDR RAM， FCRAM， SDR / DDR 等存儲方式。應(yīng)用安全三重數(shù)據(jù)加密標(biāo)準(zhǔn)（ DES）算法編碼加密密鑰加密算法，此功能，可以提高安全性的設(shè)計，以避免設(shè)計被竊取。 DCI 技術(shù)的應(yīng)用，可避免不同的驅(qū)動力，溫 度，電壓波動造成的差異，仍然保持一個穩(wěn)定的阻抗。此外，賽靈思可控阻抗技術(shù)（ XCITE）使用兩個外部參考電阻保持?jǐn)?shù)百個 I / O 引腳的輸入和輸出阻抗匹配，不僅可以減少電路板上的電阻數(shù)量，大大降低了系統(tǒng)成本，還能減少的概率電路板重新繞組（重不同自旋），簡化電路板布局，提高了系統(tǒng)的穩(wěn)定性。設(shè)計人員可以更加容易地集成軟件和硬件 IP 核； VirtexII 器件包含多達(dá) 12 個時鐘管理器（數(shù)字時鐘管理器 DCM），可以在允許范圍內(nèi)的任何頻率的時鐘信號產(chǎn)生，并提高時鐘邊沿配置（時鐘邊沿位置）的準(zhǔn)確性，因此，下降到 百分之一的錯誤。 [1] 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 5 頁 共 36 頁 Virtex II 系列 FPGA 結(jié)構(gòu)及特點 VirtexII 系列 FPGA 概述 Virtex II FPGA 是第一個基于 FPGA，具有 IP 浸入式結(jié)構(gòu)的平臺。支持的 LVDS， PCI， TTL， AGP， CMOS 和其它 IO 接口標(biāo)準(zhǔn)。賽靈思 Virtex II 系列 FPGA 的 Virtex， Spartan 的 VirtexE，在 Spartan2 后的 LUT（查找表）的高端平臺 FPGA 系列芯片，該芯片的選擇 RAM 塊的內(nèi)部整合，采用 18 位 x 18 位乘法器和其他硬件資源。 自 1985 年以來，賽靈思公司推出了第一片現(xiàn)場可編程邏輯器件后的有近 20多年的發(fā)展過程中， FPGA 的集成技術(shù)已經(jīng)取得了令人矚目的發(fā)展：現(xiàn)場可編程邏輯器件從最初的可用的 1200 個門發(fā)展到 25 萬個，再在 20 世紀(jì) 90 年代發(fā)展到幾十萬，甚至數(shù)百萬的單 FPGA 芯片，現(xiàn)場可編程器件集成達(dá)到了一個新的水平。電源掉電后，存儲的程序可能會丟失，因此每次你都要把程序配置到芯 片中去。 按照編程功能，有反熔絲的一次性可編程的靜態(tài)存儲器（ SRAM）結(jié)構(gòu)。邏輯單元陣列布線通道連結(jié)在一起，以達(dá)到一定的邏輯功能。 20 世紀(jì) 80 年代賽靈思公司推出了第一個 FPGA，除了賽靈思外， Actel， Altera 公司，QuickLogic 公司和其他公司也生產(chǎn) FPGA 產(chǎn)品。 (3) 利用 VHDL 設(shè)計，可重復(fù)配置 FPGA，系統(tǒng)易于維護(hù)和擴(kuò)展。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 3 頁 共 36 頁 (1) 采用 8 輸入查找表進(jìn)行分布式算法 ,設(shè)計了一個輸入 8 位，輸出 8 位的256 階線性相位 FIR 濾波器，簡化了傳統(tǒng)的 MAC 設(shè)計。最后從實際應(yīng)用設(shè)計出發(fā)提出一個 FIR 濾波器設(shè)計流程，包括濾波器結(jié)構(gòu)的選擇、濾波器的系數(shù)計算、系數(shù)的量化等，按照此流程即能設(shè)計出滿足實際性能需求的數(shù)字濾波器。 FIR 濾波器的階數(shù)增加，就會使得 ROM 的數(shù)目不斷的增加，所占用的資源也 不斷的增加，到目前為止沒有一個有效的方式，可以將 ROM 的數(shù)量跟 ROM 的規(guī)模減少。在不同的情況下，各種算法的處理效果是不同的，要根據(jù)對處理速度的不同要求選擇不同的算法。 分布式算法（ DA），可以分為串行分布式算法，并行分布式算法，串行與并行結(jié)合的分布式算法。巧妙運用查找表可以在很大程度上提高運算速度和插入流水結(jié)構(gòu)。并行乘法器結(jié)構(gòu)比較復(fù)雜，但是如果能夠加上流水結(jié)構(gòu)，信號就能夠?qū)崿F(xiàn)高速的處理，但是它還是會受到處理速度和數(shù)量的限制。 乘法器結(jié)構(gòu)，有乘累加結(jié)構(gòu)與并行乘法器結(jié)構(gòu)兩種形式。研發(fā)過程中它的可移植性更好，可以縮短開發(fā)周期。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 2 頁 共 36 頁 另一種方法是使用可編程邏輯器件（ FPGA / CPLD）。這種方法是芯片尺寸小，高性能，保密性好。然而，在應(yīng)用時受到了限制，是由于硬件 結(jié)構(gòu)和流水結(jié)構(gòu)是固定不變的。 一種是使用可編程的主要數(shù)學(xué)單位是一個乘法累加器（ MAC）的通用 DSP芯片編程。但是采用軟件的方法不能實現(xiàn)實時性。 一類通過軟件來設(shè)計實現(xiàn)，使用常見的電腦語言如高層次的 C / C + +跟 MATLAB 語言。系統(tǒng)的穩(wěn)定性和后續(xù)信號的處理受濾波器的性能好壞程度影響常大。如：遙感和遙測系統(tǒng)，通信系統(tǒng)，雷達(dá)系統(tǒng)，航天系統(tǒng)等，這就要求有信號的濾波。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 1 頁 共 36 頁 1 緒論 本章主要論述該課題的研究意義，目前在世界上的發(fā)展情況，以及我在這篇論文中所用到的主要的設(shè)計方法與設(shè)計工作。 課題研究的意義 許多工程領(lǐng)域都涉及到如何能在強背景的噪聲信號和干擾信號中提取到真正的信號。濾波器的帶寬等性能，處理速度的要求隨著現(xiàn)在對高速，寬帶，實時信號處理的要求越來越高，也隨之提高。 [1] 國內(nèi)外研究動態(tài) 數(shù)字 信號處理的發(fā)展動態(tài) 一般可以用兩類方法來實現(xiàn) FIR 濾波器的設(shè)計。此方法用于教學(xué)或算法仿真。 目前可以通過以下幾種方式在硬件中來實現(xiàn)。實時數(shù)字信號能夠?qū)崿F(xiàn)高速的處理，是因為 MAC 在一臺機(jī)器時鐘周期就能完成乘法累加操作，同時在硬件上還輔助與不同的流水結(jié)構(gòu)和哈佛架構(gòu)。 一種是使用專用的 ASIC 數(shù)字信號處理芯片。其缺點是一個單一功能的芯片，多是針對一定的功能而設(shè)計，靈活性不夠。 FPGA 所具有得可編程邏輯的靈活性突破了流水線結(jié)構(gòu)和并行處理的局限性，可以很好的實現(xiàn)實時信號處理功能。 [2~11] FIR 數(shù)字濾波器的 FPGA 實現(xiàn) 使用 FPGA 技術(shù)設(shè)計的 FIR 數(shù)字濾 波器在目前通常采用的是乘法器結(jié)構(gòu)和分布式算法結(jié)構(gòu)。乘累加結(jié)構(gòu)是最簡單的一種，占用資源少，缺點是處理速度慢 。 分布式算法（ DA）的，是將固定系數(shù)乘法 累加運算轉(zhuǎn)換成了查找表的運算從而巧妙地利用了 ROM 查找表，避免了乘法的運算。因為它只是一個簡單的加法運算。串行分布式算法，它占用的資源很少，結(jié)構(gòu)也相對簡單，但就是還不能擁有很高的處理速度；并行的分布式并行算法擁有更加整齊的結(jié)構(gòu)，主要用于需要高速處理的情況；串行與并行結(jié)合的分布式算法，占用資源大，也多用于對速度要求高的場合。 無論是采用哪種算法，都會用到 ROM 做為查找表的器件。 [2~11] 本課題研究方法和主要工作 首先介紹了數(shù)字濾波器的基本概念，然后介紹了 FIR 濾波器的相關(guān)理論。 根據(jù) FIR 濾波器的功能模塊的劃分，描述了各個功能模塊的具體設(shè)計，給出其仿真波形 ，并 通過 QuartusⅡ 進(jìn)行了 仿真驗證 。 (2) 各模塊參數(shù)獨立于濾波器的結(jié)構(gòu)，有較強的通用性，適于模塊化設(shè)計。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 4 頁 共 36 頁 2 FPGA 技術(shù)以及 Xilinx Virtex IIFPGA 芯片 FPGA 發(fā)展基本概況 現(xiàn)場可編程門陣列 FPGA 是一種廣泛使用的高密度可編程邏輯器件。 FPGA 布線由單位的可編程邏輯陣列構(gòu)成，用可編程 I / O 單元陣列包圍，分隔的資源構(gòu)成了整個芯片。一個 FPGA 由豐富的快速邏輯門結(jié)構(gòu)，寄存器和 I / O 組成。賽靈思的 FPGA 基于靜態(tài)存儲單元， SRAM 的查找表類型，在互連關(guān)系的模式下，也可以再次在設(shè)備中加載和修改。 Actel的 ACT 系列和 QuickLogic 為一次性可編程熔絲類型的 PASIC 系列 FPGA。 20xx 年，賽靈思 Virtex II，其容量可高達(dá) 800 萬個系統(tǒng)邏輯。時鐘 DLL 控制 DCM 的技術(shù)，頻率高達(dá) 420MHz。后續(xù)又推出了以 IBM PowerPC 為基礎(chǔ)的 Virtex II 結(jié)構(gòu)，低端的 900 納米工藝的 Spartan3，和即將推出的 Virtex4 系列的具有嵌入式 DSP 功能的 Virtex II Pro。它具有40000~8000000 個系統(tǒng)邏輯門而且它的 I / O 帶寬高達(dá) 840Mb / s，它的內(nèi)部時鐘高達(dá) 420MHz。此外，高性能時鐘管理電路，每個 VirtexII 器件有 16 個預(yù)先設(shè)計的低偏移時鐘網(wǎng)絡(luò)（低偏移時鐘網(wǎng)絡(luò)），省去了復(fù)雜的高性能設(shè)計的時鐘樹分析的需要。 VirtexII 還支持片上和片外時鐘同步，并維持精確的 50/50 占空比。有加密功能，以充分保護(hù)的安全設(shè)計。靈活的邏輯資源。有 168個專用的 18 位 x 18 位乘法器和快速進(jìn)位邏輯鏈。支持并口，串口。 [2~11] 的 VirtexIIFPGA 結(jié)構(gòu) 各種可編程的單位，主要用于高密度和高性能的邏輯設(shè)計， VirtexII 系列FPGA 可編程邏輯塊（可配置邏輯塊 CLB）的組成，如圖 31 所示，由 SelectRAM塊，乘法器，全局時鐘緩沖器和一個可編程的 IOB 組成。每片包含多個算術(shù)邏輯門， 2個存儲單元，兩個函數(shù)發(fā)生器（ F＆ G 公司），超快速前進(jìn)位鏈。兩個存儲單元可以編程為電平觸發(fā)鎖存或邊沿觸發(fā)的 D 觸發(fā)器。 圖 22 CLB 內(nèi)部結(jié)構(gòu)圖 Virtex II FPGA 的時鐘資源 Virtex II FPGA 具有十六個時鐘輸入引腳，底部有八個，另外八個在位于中間的邏輯陣列芯片上的頂部。分配給每個全局時鐘緩沖器時鐘引腳時鐘信號，可由全局時鐘緩沖器來支持差分對驅(qū)動程序，直接驅(qū) 動到每個設(shè)備。具體如下圖所示： 圖 23 時鐘分配結(jié)構(gòu)圖 數(shù)字時鐘管理器有一個強大的功能叫時鐘管理功能，具有頻率合成器，相移等特性。頻率合成器，可以得到高精度相移輸出的相移。通過對本章知識的掌握，對基于 FPGA 技術(shù)的下一個過濾器設(shè)計奠定了堅實的基礎(chǔ)。數(shù)字濾波器是數(shù)字信號處理中使用最廣泛的一種線性系統(tǒng)環(huán)節(jié)，圖 給出了一個具有模擬輸入信號和輸出信號的實時數(shù)字濾波器的簡化框圖。數(shù)字濾波器依據(jù)濾波器的計算算法，執(zhí)行濾波運算、把輸入系列 x(n)映射到輸出系列 y(n)。 圖 實時數(shù)字濾波器的簡化框圖 在信號處理中，為了防止采樣過程中的混疊現(xiàn)象，必須在 A/D 轉(zhuǎn)換之前使用低通濾波器，把 1/2 采樣頻率以上的信號衰減掉。 圖 抗混疊濾波器的作用