【正文】 量 化噪聲的譜成份隨著這種比率變化而變化。 要想減少 D/A非線性的影響，一般 主要 通過選擇 高 質(zhì)量 的 D/A 來 解決， 消除或減小毛刺脈沖的影響 是 研制 高 質(zhì)量 的 高速 DAC 的關(guān)鍵。 隨著硬件水平的不斷提高，通過加大存儲器的容量以及數(shù)據(jù)位數(shù)， DDS 系統(tǒng)由相位截斷和數(shù)據(jù)量 化所引起的雜散噪聲已經(jīng)可以非常容易做到 70 dB 以下的理論值。從量化觀點看預(yù)置值 實測值 誤差（ %） 20 kHz kHz 220kHz kHz 2020kHz 10 MHz 15 MHz NWdbSN R 44 2 482 )( ???公式 1 幅值量化的信噪比隨著量化位數(shù)的增加而提高 ，所以通過 盡量增大波 形存儲器的容量，即增加了有效字長即可 提高信噪比。 后級運放產(chǎn)生的誤差 集成運放本身 存在的輸入失調(diào)電壓和輸入失調(diào)電流的影響，以及運放本身增益帶寬積與上升速率的影響，在輸入頻率較高時，不可避免的有相位失真的影響。 電源噪聲 這種隨機噪聲也會使我們的輸出波形產(chǎn)生 — 定的影響，使輸出紋波增大。增加數(shù)據(jù)字長和 D／ A 位數(shù)將可以減少這種誤差。其信噪比可用 公式 1 計算： 相位量化誤差引起的誤差 由于波形是通過 — 系列有限的離散采樣點表示的，這就不可避免地引入了相位量化誤差，增加采樣點數(shù)可以減小這種 誤差。 DDS 的 輸出 頻譜雜散 主要原因 有相位截斷誤差、 電壓幅度量化誤差 、參考時鐘噪聲、D/A 轉(zhuǎn)換器的非線性誤差，以及 D/A 轉(zhuǎn) 換的瞬間毛刺 ［ 2］ 、數(shù)字噪聲饋通以及 時鐘的泄漏都是導(dǎo)致頻譜劣化的因素，它們?yōu)橄到y(tǒng)的輸出頻譜增加了背景噪聲和 雜散。 測量誤差 在測試中，被測正弦信號會不可避免地 混入噪聲，噪聲信號疊加于正弦信號之上，使正弦波的過零點發(fā)生偏移，使頻率計測量結(jié)果出現(xiàn)偏差。 誤差分析 輸入 誤差引起的誤差 由 NcDDS fKf 2?? ，其中 K 為 DDS 輸入頻率控制字， N 為相位累加器字長。 該波形發(fā)生器產(chǎn)生波形測試結(jié)果如下，產(chǎn)生幾種常規(guī)輸出 波 形 如圖 13圖 16。 在上位機利 用 LabWindows/CVI 進行 軟件 設(shè)計 ， 產(chǎn)生所需的 1024 個字節(jié)的任意波形數(shù)據(jù)送至單片機，單片機再將任意波形數(shù)據(jù)接收下來，然后向波形 RAM 中依次寫入 1024個字節(jié)的數(shù)據(jù)，需要輸出任意波形時即可從波形RAM 中讀取數(shù)據(jù)以輸出任意波形。在按下發(fā)送鍵后，鍵盤被 鎖 ，此時只有按下修改鍵才能再次輸入頻率 /相位值。 首先對單片機進行初始化設(shè)置，接下來通過按鍵選擇進入不同模式 ，若選擇固化波，則進入 頻率和相位的數(shù)據(jù)輸入狀態(tài)，輸入數(shù)據(jù)送到 LED 顯示出來，并為當前的頻率 /相位輸出值。 波形發(fā)生程序完成的功能包括允許用戶輸 入函數(shù)表達式產(chǎn)生波形； 建立常用信號庫，用戶可對 各種常用波形進行任意組合，形成混合波形； 靈活配 置波形的頻率、幅度、初相； 可對波形進行顯示、 儲 存 。在此平臺上開發(fā)的任意波形發(fā)生器儀器驅(qū)動器，界面美觀、操作簡單。 波形數(shù)據(jù)可以通過以下方式生成 ， 輸 入 波形的數(shù) 學(xué)表達式及其約束， 輸 入 圖形 ，以及 編輯組合標 準函數(shù)波形及已有波 形等。 單片機將頻 率和相位控制字以 8bit 的寬度并行送進FPGA，在選擇信號 sele 的作用下分別形成 32bit 的頻率控制字和 10bit 的相位控制字，分別經(jīng)過相位累加器和相位加法器后控制對波形存儲器數(shù)據(jù)點的提取步長和起點，即可改變輸出波形的頻率和相位，系統(tǒng)可默認輸出正弦波、三角波、方波和鋸齒波，當與上位機通信進行波形數(shù)據(jù)更新時，可產(chǎn)生任意波形輸出。 FPGA 電路 組成 如圖 5 所示。 波形 查找表 ROM 及 RAM 是 DDS 的關(guān)鍵部分，設(shè)計時首先需對 時域波形 進行采樣，將采樣的 波形數(shù)據(jù)儲存 到 波形 查找表 ROM 及 RAM 中，每一位地址對應(yīng)一 個波形點的 數(shù)值， 任意波形數(shù)據(jù) 寄存器 接收單片機送來的任意波形數(shù)據(jù) 數(shù)據(jù)。其中相位累加器是一個帶有累加功能的 32 位加法器，它以設(shè)定的頻率控制字 k 作為步長來進行加法運算，當其和滿時清零，并進行重新運算。 FPGA 模塊設(shè)計流程 如圖 4 所示。下位機 也可通過 44 矩陣鍵盤來獨立完成頻率和相位設(shè)置，通過 8 位 LED 數(shù)碼管顯示輸出波形參數(shù)，實現(xiàn)系統(tǒng)固化規(guī)則波形輸出。下位機以單片機 和 FPGA 為核心 ,還包含控制鍵盤、 LED 顯示 、 USB 接口 以及高速 DAC轉(zhuǎn)換 器和濾波電路等部分組成。 總體結(jié)構(gòu) 本系統(tǒng) 硬件 組成框圖如圖 3 所示。 ROM(XC18V02)為一個掉電存儲器，在掉電時可自動保存數(shù)據(jù) 。最小系統(tǒng)板由 50MHz 晶振、電源部分、插針、指示部分、 ROM 和開關(guān)組成。 本設(shè)計 選用了 一款性價比很高的 ALTERA 公司的 CYCLONE 系列 FPGA 芯片EP1C3T144C8。 用 FPGA 可以非常方便的 實現(xiàn) DDS 系統(tǒng) 的 數(shù)字電路環(huán)節(jié) ,且 可 現(xiàn)場 編程進行電路的修改 。另外，將 DDS設(shè)計嵌入到 FPGA 芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。因為，只要改變 FPGA 中的ROM 數(shù)據(jù)， DDS 就可以產(chǎn)生任意波形，因而具有相當大的靈活性。而且它的時鐘頻率已可達到幾百兆赫茲 ,加上它的靈活性和高可靠性 ,非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。 CPLD 及 FPGA 的 發(fā)展為實現(xiàn) DDS 提供了更好的技術(shù)手段。由于 DDS 的周期性，輸出雜散頻譜往往表現(xiàn)為離散譜線，而這些芯片大多采用了隨機抖動技術(shù)使離散譜線均勻化，從而提高輸出頻譜的無雜散動態(tài)范 圍。如圖 3 系統(tǒng)硬件組成框圖 圖 4 FPGA 模塊設(shè)計流程 這些芯片中大多采用了流水技術(shù)，通過流水技術(shù)的使用，提高了相位累加器的工作頻率，從而使得 DDS 芯片的輸出頻率可以進一步提高。這 些芯片集成度高，內(nèi)部都集成了 D／ A 轉(zhuǎn)換器，精度最高可達 12bit。其系統(tǒng)時鐘頻率從 30MHz 到 300MHz 不等，其中的 AD9858 系統(tǒng)時鐘更是達到了 lGHz。其中以 AD 公司的產(chǎn)品比較有代表性。 3 基于 FPGA 的 硬件電路設(shè)計 早期的 DDS 系統(tǒng)使用分離的 數(shù)字器件搭接 ,隨著整個電路系統(tǒng)運行頻率的升高 ,采 用分離器件構(gòu)建的 DDS 電路 有其自身無法克服的缺 點 ,主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。可見， DDS 的基于累加器相位控制方式給它帶來了微步進的優(yōu)勢。 因 DDS 輸出信號是對正弦波的抽樣合成，所以應(yīng)滿足 Niqust 定理的要求，即2DDS cff? ，也就是要求 12NK ?? ，根據(jù)頻譜性能的要求，一般取 cff? 。 相位累加器字長為 N， DDS 控制時鐘頻率為 fc，時鐘周期為 1ccTf? ，頻率控制字為K。再由 D/A 完成數(shù)字抽樣信號到連續(xù)時域信號的轉(zhuǎn)換， D/A 輸出的臺階信號再經(jīng)低通濾波器平滑以得到精確的連續(xù)正弦信號波形。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為 ( ) / ,d t dt??? 所以相位變化越快，信號的頻率越高。 DDS 的核心就是相位累加器，利用它來產(chǎn)生信號遞增的相位信息，整個 DDS 系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。 如 圖 1 為 DDS 基本組成框 圖。一般傳統(tǒng)的信號發(fā)生器 能產(chǎn)生一些規(guī)則的信號 如正弦波、方波、脈沖波、三角波等 , 而任意波形信號發(fā)生器可以產(chǎn)生某些不規(guī)則的信號乃至于任意信號，可用于對瞬變波形和電子設(shè)備中出現(xiàn)的各種干擾的模擬。基于 FPGA 的 DDS 信號源 設(shè)計 摘要 : 本設(shè)計采用 直接數(shù)字頻率合成 (DDS)的設(shè)計方法，以現(xiàn)場可編程門陣列（ FPGA）作為硬件基礎(chǔ)，對 DDS信號源 進行電路設(shè)計，利用 單片 機實現(xiàn)對輸出頻率和相位的預(yù)置及 顯示 的軟件控制，通過通信接口下載波形數(shù)據(jù)實現(xiàn)波形數(shù)據(jù)更新，可產(chǎn)生高分辨率 輸出 波形 。 關(guān)鍵詞 : 直接數(shù)字頻率合成 ，現(xiàn)場可編程門陣列，數(shù) /模轉(zhuǎn)換器， MCU 中圖分類號 :0540, 0250 文獻標識碼 : A The design of a DDS generator based on FPGA Abstract: In this paper, an arbitrary waveform generator (AWG) is designed based on the theory of direct digital synthesis (DDS) and on the analysis of the performance of the output signal. The design uses a field programmablegatearray (FPGA) chip to utilize the AWG. The preset and display of the output frequency and phase are controlled by a micro puter unit (MCU). The artribary waveform data can be downloaded and updated from a munication interface. The AWG can produce a highresolution arbitrary waveform. Key words: DDS, Field ProgrammableGateArray, DigitaltoAnalog Converter, MCU 1 引言 信號源又稱 信號發(fā)生器是一種常用的 儀器， 它是一種為電子測量和計量工作提供符合嚴格技術(shù)要求的電信號設(shè)備 ， 廣泛應(yīng)用于電子電路、自動控制和科學(xué)試驗等領(lǐng)域 ， 信號發(fā)生器和示波器、電壓表、頻率計等儀器一樣是最普通、最基本的，也是應(yīng)用最廣泛的電子儀器之一，幾乎所有的電參量的測量都需要用到信號發(fā)生器。 2 DDS（直接數(shù)字頻率合成）基本原理 直接數(shù)字頻率合成 ( Direct Digital Synthesis, 簡稱 DDS)技術(shù)是頻率合成領(lǐng)域中的一項新技術(shù)。 圖 1 DDS 基本組成框圖 圖 2 DDS 各點輸出信號波形 DDS 是基于數(shù)值計算信號波形的抽樣值來實現(xiàn)頻率合成的，其 工作原理是根據(jù) 相位和幅度的對應(yīng)關(guān)系 , 通過改變頻率控制字來改變相位累加器的累加速度 ,然后在固定時鐘的控制下取樣 , 取樣 得到的相位值通過相位幅度轉(zhuǎn)換得到與相位值對應(yīng)的幅度序列 ,幅度序列通過數(shù)模轉(zhuǎn)換得到模擬形式量化的正弦波輸出。加法運算的步進越大，相應(yīng)合成的相位值變化越快，輸出信號的頻率也就越高。 ROM表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。 圖 2 是 DDS 各點輸出信號波形。系統(tǒng)工作時，累加器的單個時鐘周期的增量值為 22 NK??? ? ? ，相應(yīng) 角頻率為 22 Ncct T K f? ? ? ?? ? ? ? ? ? ? ? ，所 以 DDS 的輸出 頻率為22ND D S cf K f??? ? ?， DDS 輸出的頻率步進間隔 2NDDS cff?? 。 當 DDS 相位累加器采用 32 位字長，時鐘頻率為 30MHz 時，它的輸出頻率間隔可達到6 322 50 10 2 0. 01 H z = 10 m H zND D S cff? ? ? ? ? ?。 DDS 頻率合成器具有以下優(yōu)點： (1)頻率分辨率高，輸出頻點多，可達 2N 個頻點 (假設(shè)DDS 相位累加器的字長是 N)； (2)頻率切換速度快，可達 us 量級； (3)頻率切換時相位連續(xù)；(4)可以輸出寬帶正交信號； (5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用： (6) 只需改寫存儲器中的波形數(shù)據(jù)即可 產(chǎn)生任意波形： (7)全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。 后來出現(xiàn)的 專用 DDS 芯片 極大的推動了 DDS 技術(shù)的發(fā)展， DDS 專用芯片電路廣泛的應(yīng)用于各個領(lǐng)域。如 AD700 AD9850、 AD985l、AD985 AD9858 等。這些芯片還具有調(diào)制功能 ， 如 AD7008 可以產(chǎn)生正交調(diào)制信號，而AD9852 也可以產(chǎn)生 FSK、 PSK、線性調(diào)頻以及幅度調(diào)制的信號。同時都采用了一些優(yōu)化設(shè)計來提高性能。通過運用流水技術(shù)在保證相位累加器工作頻率的前提下，相位累加器的字長可以設(shè)計得更長，如 AD9852 的相位累加器達到了 48 位，大大提高了輸出信號的頻率分辨率。 但 專用 DDS 芯片 價格昂貴，且無法實現(xiàn)任意波形輸出 。 FPGA(Field Programmable Gate Array)是目前廣泛采用的一種可編程器件 ,它的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計非常方便 ,并且還大大縮短了系統(tǒng)研制的周期 ,縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。 用 FPGA 設(shè)計 DDS 電路比采用專用 DDS 芯片更為靈活。相比之下 ， FPGA 的功能完全取決于設(shè)計需求，可以復(fù)雜也可以簡單，而且 FPGA 芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度