verilog硬件描述語(yǔ)言基礎(chǔ)-展示頁(yè)
2025-07-26 18:50本頁(yè)面
【正文】 displayh $write $writeb $writeo $writeh 探測(cè)任務(wù) $strobe $strobeb $strobeo $strobeh 七、系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 監(jiān)測(cè)任務(wù) $monitor $monitorb $monitoro $monitorh 文件輸入、輸出任務(wù) ?文件的打開(kāi)、關(guān)閉 $fopen $fclose ?從文件中讀取數(shù)據(jù) $readmemb $readmemh 七、系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 模擬控制任務(wù) $finish。initial Q = 139。reg Q 。 table // Clk D : Q(PS) : Q(NS) 0 1 : ? : 1 0 0 : ? : 0 1 ? : ? : endtableendprimitive六、 UDP定義 primitive D_Edge_FF(Q ,Clk , D)。 reg Q。 table // A B sel : z 0 ? 1 : 0 1 ? 1 : 1 ? 0 0 : 0 ? 1 0 : 10 0 x : 01 1 x : 1 endtableendprimitive六、 UDP定義 primitive Latch(Q,Clk,D)。 output z。初始化語(yǔ)句用于描述觸發(fā)器的初始狀態(tài)。 output_declaration declaration of List_of_inputs [other declarations | initial 語(yǔ)句 ] table List of table entries endtable endprimitive 六、 UDP定義 組合邏輯 UDP 表中規(guī)定了不同的輸入組合和相對(duì)應(yīng)的輸出值。W ai t ( Rea d y ) 。25。P ar al l el _ Out = D at a。40。W ai t ( A ck) 。 input_declaration other declaration procedural statements endtask task適合于描述時(shí)序任務(wù) 五、 行為建模 一個(gè)建模實(shí)例 Process RX Process MPReadyDataAckSerial_InClkParallel_Out握手協(xié)議五、 行為建模 al w aysbegi n : R XRead_ W or d ( S er i al _I n,CL k,D at a) 。 dout=function_example(din)。 end endfunction 函數(shù)調(diào)用 func_id(exp1,…expn)。kBUS_SIZE1。 integer k。 input_declarations other declarations procedural_statements endfunction ?function適合描述組合邏輯塊 五、 行為建模 function [BUS_SIZE1:0] function_example。condition。endf= g | g |h。 i=i+1)begina1 = 10 (d1+c1)。forkfor ( i= 1。 c amp。 描述語(yǔ)句 n； join 五、 行為建模 描述語(yǔ)句塊 ?順序語(yǔ)句塊內(nèi)可嵌套并發(fā)語(yǔ)句塊； ?并發(fā)語(yǔ)句塊內(nèi)可嵌套順序語(yǔ)句塊。 五、 行為建模 描述語(yǔ)句塊 ?順序語(yǔ)句塊：語(yǔ)句塊內(nèi)的語(yǔ)句按書(shū)寫(xiě)的次序執(zhí)行； begin 描述語(yǔ)句 1； 描述語(yǔ)句 2； 。 ? wait (表達(dá)式 ) Procedure_statements – wait (DataReady) Data = Bus 。 – (negedge clk) Current_State = Next_State。 | ~ ^ ^~ ~^ = = = = != 條件操作 ?: 五、 行為建模 建模機(jī)制 initial 語(yǔ)句 always 語(yǔ)句 五、 行為建模 always語(yǔ)句 always (敏感信號(hào)表） 描述體 always timing 描述體 always 描述體 敏感信號(hào)表的完整性問(wèn)題： 敏感信號(hào)不完整會(huì)導(dǎo)致邏輯模擬結(jié)果錯(cuò)誤； 信號(hào)過(guò)多會(huì)導(dǎo)致邏輯模擬速度慢、邏輯模擬結(jié)果錯(cuò)誤。amp。 memory1內(nèi)容如下 : 01001001 10110110 11010001 10011100 11000111 三、 Verilog語(yǔ)言要素 參數(shù)說(shuō)明 parameter 參數(shù)名 ＝ 值； parameter BUS_SIZE = 16。 存儲(chǔ)器說(shuō)明及操作 reg [7:0] mem1[4:0]。 ?使用系統(tǒng)任務(wù)對(duì)存儲(chǔ)器賦值 $readmemb(―filename‖, memory_name)。 mem1[I] = 16’h8c。 reg [15:0] mem1[255:0]。b101表示 3位二進(jìn)制數(shù) 101 8180。 Declarations: input/output_port declarations。assign Carry = a ^ b 。assign Sum = a amp。output Sum , Carry 。module Half_adder(a , b , Sum , Carry)。 b 。endendmodule描述要點(diǎn)：用always語(yǔ)句描述相應(yīng)的算法、電路的行為功能二、 Verilog的總體結(jié)構(gòu) ? 數(shù)據(jù)流描述方式 Sum ＝ a amp。 b 。output Sum , Carry 。module Half_adder(a , b , Sum , Carry)。 b 。endmodule描述要點(diǎn)：?jiǎn)卧M成、連線(xiàn)關(guān)系二、 Verilog的總體結(jié)構(gòu) ? 行為功能描述 Sum ＝ a amp。xor U1(Sum , a , b) 。output Sum , Carry 。 reg,wire,parameter,function,task,UDP…. Statements: initial statements always statements Gate/Module instantiation UDP instantiation assign statements endmodule 二、 Verilog的總體結(jié)構(gòu) 描述方式說(shuō)明
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