【正文】 nment語(yǔ)句generate語(yǔ)句| ponent instance語(yǔ)句有關(guān)這部分語(yǔ)句的詳情也會(huì)在后面幾節(jié)中介紹。 對(duì)內(nèi)部信號(hào)tmp進(jìn)行定義 信號(hào)定義和端口語(yǔ)句一樣，應(yīng)有信號(hào)名和數(shù)據(jù)類型的說明 因它是內(nèi)部連接用的信號(hào)，故沒有也不需要方向說明begin. . .end connect；關(guān)于說明語(yǔ)句還會(huì)在后面繼續(xù)介紹。說明語(yǔ)句用于對(duì)結(jié)構(gòu)體內(nèi)所用的信號(hào)、常數(shù)、數(shù)據(jù)類型和函數(shù)進(jìn)行定義，且其定義僅對(duì)結(jié)構(gòu)體內(nèi)部可見。結(jié)構(gòu)體名稱的命名規(guī)則與實(shí)體名的命名規(guī)則相同。 結(jié)構(gòu)體的一般結(jié)構(gòu)描述如下： Architecture 結(jié)構(gòu)體名 of 實(shí)體名 is [說明語(yǔ)句；] begin [并行處理語(yǔ)句；] end [結(jié)構(gòu)體名]；說明：① 結(jié)構(gòu)體的名稱應(yīng)是該結(jié)構(gòu)體的唯一名稱，of后緊跟的實(shí)體名表明了該結(jié)構(gòu)體所對(duì)應(yīng)的是哪一個(gè)實(shí)體。結(jié)構(gòu)體(Architecture Body) 結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，必須跟在實(shí)體后面。上例中的d0,d1,sel為輸入引腳，q為輸出引腳。例如對(duì)二選一電路描述中的 port(do,d1,sel:in BIT； q：out B1T)；其一般書寫格式是： port(端口名{，端口名}：[方向]子類型名[bus][:=初始值] {；端口名{，端口名}： [方向]子類型名[bus][:=初始值]}) 其中方向用于定義外部引腳的信號(hào)方向是輸入還是輸出，共有五種方向： in，out，inout，buffer，1inkage。類屬語(yǔ)句的一般形式為： generic(類屬參數(shù)名:子類型名[:=初始值]) 例如，在二選一電路的描述中的 generic(m：time:=1ns)指定了結(jié)構(gòu)體內(nèi)延時(shí)m的值為 lns。② [ ]表示其中的部分是可選項(xiàng)； ③ 對(duì)VHDL而言，大小寫一視同仁，不加區(qū)分； ④ 實(shí)體說明以 entity 實(shí)體名is開始，至 end[實(shí)體名]結(jié)束，最簡(jiǎn)單的實(shí)體說明是： entity E is end；除此之外，其余各項(xiàng)皆為可選項(xiàng)；⑤ 類屬(Generic)語(yǔ)句必須放在端口語(yǔ)句之前，用于指定由環(huán)境決定的參數(shù)。 下面對(duì)實(shí)體說明和結(jié)構(gòu)體的詳細(xì)情況進(jìn)行解釋說明：實(shí)體說明(Entity Declaration) 實(shí)體說明的一般形式是： entity 實(shí)體名 is [類屬參數(shù)說明 formal_generic_clause] [端口說明formal_port_clause] [說明語(yǔ)句declarations] [begin 實(shí)體語(yǔ)句部分] end[實(shí)體名]；說明：① 實(shí)體名和所有端口名都由字符串組成(稱為標(biāo)識(shí)符)。 ⑤ 由 ponent instantiation statements說明的為元件實(shí)例化語(yǔ)句部分。 ④ 由ponent ... end ponent 。 因?yàn)閕n是缺省的I/O狀態(tài)。 可寫成In1:Bit。 ② In1: in Bit 。 end structure 。 U1 : Half_adder port map ( X = Temp_sum , Y = Carry_in Sum = AB , Carry = Temp _Carry_2 ) 。 end ponent 。 ponent Or_gate port ( In1 : Bit : In2 : Bit 。 Carry : out Bit ) 。 Y : in Bit 。 signal Temp_carry_2 : Bit 。 architecture Structure of Full_adder is signal declarations signal Temp_sum : Bit 。 Carry_out : out Bit ) 。 Carry_in : in Bit 。例如它可以利用現(xiàn)有的半加器模塊來構(gòu)造一個(gè)如圖52所示的全加器: entity Full_adder is port ( A : in Bit 。entity mux isgeneric(m:TIME:=1ns)； port(d0,d1,sel: in BIT；q: out BIT)；end mux。 end process 。 Carry = X and Y after 5 Ns 。 圖51 半加器 end Half_adder 。 Sum : out Bit 。 The entity declaration entity Half_adder is port ( X Half_ Sum X: in Bit 。實(shí)體描述模塊的對(duì)外端口，結(jié)構(gòu)體描述模塊的內(nèi)部情況即模塊的行為和結(jié)構(gòu)。該模塊可以是一個(gè)門，也可以是一個(gè)微處理器，甚至整個(gè)系統(tǒng)。167。實(shí)體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序等；配置用于從庫(kù)中選取所需單元來支持系統(tǒng)的不同設(shè)計(jì)，即對(duì)庫(kù)的使用；庫(kù)可由用戶生成或ASIC芯片制造商提供，以便共享。前四種是可分別編譯的源設(shè)計(jì)單元。167。4）VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用VHDL語(yǔ)言的語(yǔ)法較嚴(yán)格，給閱讀和使用都帶來了極大的好處。這樣，工藝更新時(shí)，就無(wú)須修改程序，只須修改相應(yīng)的映射工具即可。3）VHDL語(yǔ)言可以與工藝無(wú)關(guān)編程VHDL設(shè)計(jì)硬件系統(tǒng)時(shí)，可以編寫與工藝有關(guān)的信息。這給VHDL語(yǔ)言進(jìn)一步推廣和應(yīng)用創(chuàng)造了良好的環(huán)境。 利用VHDL設(shè)計(jì)硬件電路的優(yōu)點(diǎn)是: 1) 設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛 VHDL語(yǔ)言可以支持自上而下和基于庫(kù)的設(shè)計(jì)方法，還支持同步電路、異步電路、 FPGA以及其他隨機(jī)電路的設(shè)計(jì)。許多公司因而紛紛使自己的開發(fā)工具與VHDL兼容。 1987年12月10日， IEEE標(biāo)準(zhǔn)化組織發(fā)布IEEE標(biāo)準(zhǔn)的VHDL,定為 IEEE Stdl076—1987標(biāo)準(zhǔn)(該標(biāo)準(zhǔn)是從1983年8月美國(guó)空軍支持并開發(fā)的VHDL7．2版發(fā)展而來)?；谝陨想娫韴D輸入方式的缺陷，為了提高開發(fā)效率，增加已有成果的可繼承性并縮短開發(fā)時(shí)間，大規(guī)模專用集成電路 ASIC研制和生產(chǎn)廠家相繼開發(fā)了用于各自目的的硬件描述語(yǔ)言。但這種設(shè)計(jì)方法就其本身而言仍是自下而上的設(shè)計(jì)方法，即利用已有的邏輯器件來構(gòu)成硬件電路，它沒有脫離傳統(tǒng)的硬件設(shè)計(jì)思路。第五章 大規(guī)模集成電路硬件描述語(yǔ)言 （VHDL）80年代以來，采用計(jì)算機(jī)輔助設(shè)計(jì) CAD技術(shù)設(shè)計(jì)硬件電路在全世界范圍得到了普及和應(yīng)用。一開始，僅用 CAD來實(shí)現(xiàn)印刷板的布線，以后才慢慢實(shí)現(xiàn)了插件板級(jí)規(guī)模的設(shè)計(jì)和仿真，其中最具代表性的設(shè)計(jì)工具是OrCad和Tango，它們的出現(xiàn)使電子電路設(shè)計(jì)和印刷板布線工藝實(shí)現(xiàn)了自動(dòng)化。 隨著集成電路規(guī)模與復(fù)雜度的進(jìn)一步提高，特別是大規(guī)模、超大規(guī)模集成電路的系統(tǒng)集成，使得電路設(shè)計(jì)不斷向高層次的模塊式的設(shè)計(jì)方向發(fā)展，原有的電原理圖輸入方式顯得不夠嚴(yán)謹(jǐn)規(guī)范，過多的圖紙和底層細(xì)節(jié)不利于從總體上把握和交流設(shè)計(jì)思想；再者，自下而上的設(shè)計(jì)方法使仿真和調(diào)試通常只能在系統(tǒng)硬件設(shè)計(jì)后期才能進(jìn)行，因而系統(tǒng)設(shè)計(jì)時(shí)存在的問題只有在后期才能較容易發(fā)現(xiàn)，這樣，一旦系統(tǒng)設(shè)計(jì)存在較大缺陷，就有可能要重新設(shè)計(jì)系統(tǒng)，使得設(shè)計(jì)周期大大增加。其中最具代表性的就是美國(guó)國(guó)防部開發(fā)的VHDL語(yǔ)言和 Verilog公司開發(fā)的Verilog HDL以及日本電子工業(yè)振興協(xié)會(huì)開發(fā)的UDL／I語(yǔ)言。這使得VHDL成為唯一被IEEE標(biāo)準(zhǔn)化的HDL語(yǔ)言，這標(biāo)志著 VHDL被電子系統(tǒng)設(shè)計(jì)行業(yè)普遍接收并推廣為標(biāo)準(zhǔn)的HDL語(yǔ)言。由此可見，使用 VHDL語(yǔ)言來設(shè)計(jì)數(shù)字系統(tǒng)在一定程度上是電子設(shè)計(jì)技術(shù)的大勢(shì)所趨。目前大多數(shù)EDA工具幾乎在不同程度上都支持VHDL語(yǔ)言。2）系統(tǒng)硬件描述能力強(qiáng) VHDL具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路。但是，與大多數(shù)HDL語(yǔ)言不同的是，當(dāng)門級(jí)或門級(jí)以上層次的描述通過仿真驗(yàn)證后，可以用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝(如MOS，CMOS等)。所以，在VHDL中，電路設(shè)計(jì)的編程可以與工藝相互獨(dú)立。再者，VHDL作為一種工業(yè)標(biāo)準(zhǔn)，設(shè)計(jì)成果便于復(fù)用和交流，反過來也能進(jìn)一步推動(dòng)VHDL語(yǔ)言的推廣和普及。51 VHDL程序的基本結(jié)構(gòu)一個(gè)完整的VHDL語(yǔ)言程序通常包含實(shí)體(Entity)，結(jié)構(gòu)體(Architecture),配置(Configuration),包（package）和庫(kù)(Library)5個(gè)部分。庫(kù)存放已編譯的實(shí)體、結(jié)構(gòu)體、配置和包。本章將對(duì)上述5部分作一詳細(xì)介紹。 511 VHDL程序的基本單元與構(gòu)成 VHDL程序的基本單元是設(shè)計(jì)實(shí)體和結(jié)構(gòu)體，它對(duì)應(yīng)于硬件電路中的某個(gè)基本模塊。但無(wú)論是簡(jiǎn)單的還是復(fù)雜的數(shù)字電路，VHDL程序的基本構(gòu)成都是一樣的，都由實(shí)體和結(jié)構(gòu)體構(gòu)成。 例1是一個(gè)如圖51所示半加器的VHDL描述。 Y adder Carry Y: in Bit 。 Carry : out Bit ) 。 The architecture body : architecture Behavioral_description of Half_adder is begin process begin Sum = X xor Y after 5 Ns 。 wait on X , Y 。 end Behavioral_description例2描述了作為一個(gè)設(shè)計(jì)實(shí)體的二選一電路。architecture connect of mux isSignal tmp:BIT； begin Cale： process(d0，dl，sel) variable tmpl,tmp2,tmp3：BIT； begin tmp1:=d0 and sel； tmp2:=d1 and (not sel)； tmp3:=tmp1 or tmp2； tmp=tmp3； q=tmp after m； end process； end connect： VHDL可以通過已有的基本模塊來構(gòu)造更大的模塊或更高一層次的模塊。 B : in Bit 。 AB : out Bit 。 end Full_adder 。 signal Temp_carry_1 : Bit 。 local ponent declarations ponent Half_adder port ( X : in Bit 。 Sum : out Bit 。 end ponent 。 Out1 : out Bit ) 。 ponent instantiation statements U0 : Half_adder port map ( X = A, Y = B, Sum = Temp_sum , Carry = Temp_carry_1 ) 。 U2 : Or_gate port map ( In1 = Temp_carry_1, In2 = Temp_carry_2 , Out1 = Carry_out ) 。 圖52 由半加器構(gòu)造的全加器說明: ① 在上述所有例子中，粗斜體(如end ) 表示該標(biāo)識(shí)符( end )為系統(tǒng)保留字。 In2: in Bit。 In2: Bit。 ③ 為注釋行標(biāo)志, 該行其后的所有字符均為注釋內(nèi)容。 注明的一段為元件說明語(yǔ)句, 給出了該元件的外端口情況, 或者說是給出了一個(gè)元件的模板。該語(yǔ)句將元件說明中的端口映射到實(shí)際元件中的端口, 即將模板映射到現(xiàn)實(shí)電路。該字符串中的任意字符可以是“a”到“z”，“A”到“Z”，或數(shù)字“0”到“9”，以及下劃線“_”；字符串的第一個(gè)字符必須是字母，中間不包括空格，且最后一個(gè)字符不可以為下劃線，兩個(gè)下劃線不允許相鄰。例如，在數(shù)據(jù)類型說明上用于傳遞位矢長(zhǎng)度、數(shù)組的位長(zhǎng)以及器件的延遲時(shí)間等參數(shù)。又如： entity AndGate is generic(N:Natural:=2)； port(inputs: in Bit_vector(1 to N)； result: out Bit)； 一一類屬參數(shù)N規(guī)定了位矢量(Bit_Vector)inputs的長(zhǎng)度end AndGate；⑥ 端口(port)說明是關(guān)于設(shè)計(jì)實(shí)體之外部接口的描述，規(guī)定了端口的名稱、數(shù)據(jù)類型和輸入輸出方向。In表示信號(hào)自端口輸入到結(jié)構(gòu)體；out表示信號(hào)自結(jié)構(gòu)體輸出到端口；inout表示該端口是雙向的；buffer說明端口可以輸出信號(hào)，且結(jié)構(gòu)體內(nèi)部可以利用該輸出信號(hào)；1inkage用于說明該端口無(wú)指定方向，可以與任何方向的信號(hào)連接。