【正文】 R3 /* */ ldr pc, =HandlerTIMER4 /* */ ldr pc, =HandlerTIMER5 /*mGC */ b . b . ldr pc, =HandlerURXD0 /*mGD */ ldr pc, =HandlerURXD1 /* */ ldr pc, =HandlerIIC /* */ ldr pc, =HandlerSIO /* */ ldr pc, =HandlerUTXD0 /* */ ldr pc, =HandlerUTXD1 /*mGD */ b . b . ldr pc, =HandlerRTC /*mGKA */ b . /* */ b . /* */ b . /* */ b . /* */ b . /*mGKA */ b . b . ldr pc,=HandlerADC /*mGKB */ b . /* */ b . /* */ b . /* */ b . /* */ b . /*mGKB */ b . b . ldr pc, =EnterPWDN the current contents of the literal pool to be dumped into the current section (which is assumed to be the .text section) at the current location (aligned to a word boundary). .alignHandlerFIQ: HANDLER HandleFIQHandlerIRQ: HANDLER HandleIRQHandlerUndef: HANDLER HandleUndefHandlerSWI: HANDLER HandleSWIHandlerDabort: HANDLER HandleDabortHandlerPabort: HANDLER HandlePabortHandlerADC: HANDLER HandleADCHandlerRTC: HANDLER HandleRTCHandlerUTXD1: HANDLER HandleUTXD1HandlerUTXD0: HANDLER HandleUTXD0HandlerSIO: HANDLER HandleSIOHandlerIIC: HANDLER HandleIICHandlerURXD1: HANDLER HandleURXD1HandlerURXD0: HANDLER HandleURXD0HandlerTIMER5: HANDLER HandleTIMER5HandlerTIMER4: HANDLER HandleTIMER4HandlerTIMER3: HANDLER HandleTIMER3HandlerTIMER2: HANDLER HandleTIMER2HandlerTIMER1: HANDLER HandleTIMER1HandlerTIMER0: HANDLER HandleTIMER0HandlerUERR01: HANDLER HandleUERR01HandlerWDT: HANDLER HandleWDTHandlerBDMA1: HANDLER HandleBDMA1HandlerBDMA0: HANDLER HandleBDMA0HandlerZDMA1: HANDLER HandleZDMA1HandlerZDMA0: HANDLER HandleZDMA0HandlerTICK: HANDLER HandleTICKHandlerEINT4567:HANDLER HandleEINT4567HandlerEINT3: HANDLER HandleEINT3HandlerEINT2: HANDLER HandleEINT2HandlerEINT1: HANDLER HandleEINT1HandlerEINT0: HANDLER HandleEINT0 One of the following two routines can be used for nonvectored interrupt.IsrIRQ: /* using I_ISPR register. */ sub sp, sp, 4 /* reserved for PC */ stmfd sp!, {r8r9} if I_ISPC isn39。 c_ram_test()。 s_ram_test()。 uart_printf( Memory write base Address : 0x%x\n,RW_TARGET)。 while(1)。 mem_test()。 /* Initial 44B0X39。void Main(void)。存儲器地址引腳S3C44BOX地址8位數(shù)據(jù)總線S3C44BOX地址16位數(shù)據(jù)總線S3C44BOX地址32位數(shù)據(jù)總線A0A0A1A2A1A1A2A3A2A2A3A4A3A3A4A5...……… 表114程序設(shè)計(jì)代碼/********************************************************************* File： * Author: embest* Desc： c main entry* History: ********************************************************************/include extern void s_ram_test(void)。該數(shù)據(jù)寬度是由復(fù)位后OM[1:0]的邏輯電平?jīng)Q定的，如表10所列。 Bank0總線寬度 Bank0（nGCS0）的數(shù)據(jù)總線寬度可以配置為8位、16位或32位。上拉是對器件注入電流，下拉是輸出電流；弱強(qiáng)只是上拉電阻的阻值不同，沒有什么嚴(yán)格區(qū)分。ENDIAN引腳通過下拉電阻與VSS連接時(shí)，定義為小端（Little Endian）模式；ENDIAN引腳通過上拉電阻和VDD連接時(shí)，則定義為大端（Big Endian）模式，如表10所列上拉電阻是指將不確定的信號通過一個(gè)電阻鉗位在高電平，電阻同時(shí)起限流作用。這種存儲模式將地址的 高低和數(shù)據(jù)位權(quán)有效地結(jié)合起來，高地址部分權(quán)值高，低地址部分權(quán)值低，這與普通的邏輯思維方法一致。這樣的存儲模式有些類似于把數(shù)據(jù)當(dāng)作字符串順序處理，即地址由小向大增大，而數(shù)據(jù)從高位往地位放。有些ARM處理器還可以有硬件來選擇是大端模式還是小端模式。因此，就導(dǎo)致了大端存儲模式和小端存儲模式。但是在C語言中除了8位的char型之外，還有16位或者32位的int型（要看具體的編譯器）。MRSRB6 地址：0x01C8002C 訪問方式：R/W 初始值：xxxMRSRB7 地址：0x01C80030 訪問方式：R/W 初始值：xxx位位名稱描述[9]WBL寫突發(fā)脈沖長度：0是推薦值[8:7]TM測試模式：00=測試模式 011=保留[6:4]CLCAS突發(fā)響應(yīng)時(shí)間：000=1clock 010=2clocks 011=3clocks 其他=保留[3]BT突發(fā)類型：0=連續(xù)(推薦) 1=未使用[2:0]BL突發(fā)長度：000=1 其他=未使用 表9存儲器控制器所完成的功能主要是通過對其特殊功能寄存器的設(shè)置來進(jìn)行的。位位名稱描述[23]PEFENDRAM/SDRAM刷新使能：0=禁止 1=使能[22]TREFMDDRAM/SDRAM刷新模式0=CBR/Auto刷新 1=自動刷新[21:20]TrpDRAM/SDRAM RAS預(yù)充電時(shí)間：DRAM:00= 01= clocks 10= clocks 11= clocks SDRAM：00=2 clocks 01=3 clocks 10=4 clocks 11=不支持[19:18]TrcSDRAM RC最短時(shí)間：00=4 clocks 01=5 clocks 10=6 clocks 11=7 clocks[17:16]TchrDRAM的CAS保持時(shí)間：00=1 clocks 01=2 clocks 10=3 clocks 11=4 clocks[15:11]Reserved保留未使用[10:0]Refresh CounterDRAM/SDRAM刷新計(jì)數(shù)值：刷新周期=(2的11次方+1刷新計(jì)數(shù)值)/時(shí)鐘頻率 表7 Bank大小寄存器（BANKSIZE） Bank大小寄存器如表8所列，其設(shè)置主要決定Bank6和Bank7的存儲區(qū)大小。1=是(PIN[14:11]作為nBE[3:0])[6]、[10]、[14]、[18]、[22]、[26]、[30]WS1~WS7確定bank*上的SRAM存儲器的等待狀態(tài)(不支持DRAM或SDRAM)：0=等待禁止；1=等待使能[5：4]、[9：8]、[13：12]、[17：16]、[21：20]、[25：24]、[29：28]DW1~DW7確定Bank*的數(shù)據(jù)總線寬度：00=8位 01=16位 10=32位[2：1]DW0指示Bank0的數(shù)據(jù)總線寬度(只讀)，由OM[1:0]引腳確定：00=8位 01=16位 10=32位[0]ENDIAN確定存儲模式(只讀)，由引腳電平確定：0=小端模式 1=大端模式 表4 Bank控制寄存器（BANKCONn:nGCS0~nGCS5） Bank控制寄存器如表5和表6所列，其各位的設(shè)置決定在nGCSn有效之前地址建立時(shí)間和在nOE上芯片選擇建立時(shí)間等。總線寬度/等待控制寄存器總線寬度/等待控制器（BWSCON）如表4所列，它的