【正文】 splay respectively, the key of input of the digital clock, reset, and when the1 stop function.Keywords ：digital clock, hardware description language, VerilogHDL, FPGA目 錄第一章 前 言 1 選題的目的、意義 1 課題研究的內(nèi)容 2第二章 系統(tǒng)總體設(shè)計方案 3 數(shù)字鐘的頂層電路 3 數(shù)字鐘的工作原理 4第三章 單元電路設(shè)計 6 分頻模塊（fidv） 6 時鐘主控制模塊（maincontrol） 9 時間及其設(shè)置模塊（time_auto_and_set） 13 時間計數(shù)模塊（timepiece_main） 13 時間設(shè)置模塊（timeset） 15 時間數(shù)據(jù)多路選擇模塊（time_mux） 17 時間顯示動態(tài)位選模塊（time_disp_select） 18 顯示模塊（disp_data_mux） 21 跑表模塊（stopwatch） 26 日期顯示與設(shè)置模塊（date_main） 27 日期自動工作模塊（autodate） 28 日期設(shè)置模塊（setdate） 29 日期控制模塊（datecontrol） 29 鬧鐘模塊（alarmclock） 29第四章 總結(jié)與展望 36 總結(jié) 36 展望 36致謝 37參考文獻 38附錄一 英文原文 39附錄二 中文翻譯 49I北方民族大學學士學位論文 基于FPGA的電子鐘的設(shè)計第一章 前 言 選題的目的、意義現(xiàn)代社會的標志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強，復(fù)雜程度越來越高，更新步伐越來越快。前者以微細加工技術(shù)為代表，而后者的代表就是電子設(shè)計自動化（electronic design automatic,EDA）技術(shù)。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。本設(shè)計采用的VerilogHDL是目前應(yīng)用最為廣泛的硬件描述語言，能支持算法級，寄存器級，邏輯級，開關(guān)級、系統(tǒng)級和版圖級等各個層次的設(shè)計和描述；Verilog HDL進行設(shè)計最大的優(yōu)點是其工藝無關(guān)性，這使得工程師在功能設(shè)計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)，只需根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件，即可設(shè)計出實際電路，因此在實際應(yīng)用中越來越廣泛。而FPGA是特殊的ASIC芯片，與其他的ASIC芯片相比，它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢測等優(yōu)點[510]。諸如定時自動報警、定時啟閉電路、定時開關(guān)烘箱、通斷動力設(shè)備，甚至各種定時電氣的自動啟用等，所有這些都是以鐘表數(shù)字化為基礎(chǔ)的。 課題研究的內(nèi)容本設(shè)計主要研究基于FPGA的數(shù)字鐘，要求時間可以24小時制或12小時制，顯示時間和日期。第二章 系統(tǒng)總體設(shè)計方案 數(shù)字鐘的頂層電路將各個主模塊綜合成數(shù)字鐘系統(tǒng)，其包括：fidv分頻模塊，maintrol時鐘主控制模塊，time_auto_and_set時間及其設(shè)置模塊，time_disp_select時間顯示動態(tài)位選模塊，disp_data_mux顯示模塊，stopwatch跑表模塊，date_main日期顯示與設(shè)置模塊及 alarmclock鬧鐘模塊，該系統(tǒng)頂層電路Top如圖21所示。調(diào)整鍵SW1：主要用于鬧鐘設(shè)置、日期顯示與調(diào)整、秒表、時間調(diào)整與設(shè)置中的位置選擇按鈕，與功能鍵配合使用。調(diào)整鍵SW2：主要用于鬧鐘設(shè)置、日期顯示與調(diào)整、秒表、時間調(diào)整與設(shè)置中的調(diào)整按鈕，與功能鍵配合使用。分頻電路將1KHZ的輸入信號分頻為1HZ的計時模塊信號源、60HZ的信號跑表基準時鐘信號源和200HZ的數(shù)碼管動態(tài)顯示掃描頻率。計滿后各計數(shù)器清零，重新計數(shù)。計時出現(xiàn)誤差時，可以用時間設(shè)置和日期設(shè)置電路調(diào)整時間和日期?？刂菩盘栍砂存I輸入。第三章 單元電路設(shè)計 分頻模塊（fidv）該模塊完成全局時鐘信號分頻輸出200Hz、60Hz、1Hz的三種時鐘信號。仿真波形圖如圖33所示。output f200hz,f60hz,f1hz。 //1KHz input reg f200hz,f60hz,f1hz。 always (posedge clk)begin if(CNT1 4) begin CNT1 = CNT1 + 1。b0。 f200hz = 139。 end end always (posedge f200hz)begin if(CNT2 2) begin CNT2 = CNT2 + 1。b0。 f60hz = 139。 end end always (posedge f200hz)begin if(CNT3 199) begin CNT3 = CNT3 + 1。b0。 f1hz = 139。 end endendmodule圖 33 分頻模塊仿真波形圖 時鐘主控制模塊（maincontrol）該模塊實現(xiàn)對各個功能模塊的整體控制，包括對時間顯示與調(diào)整、日期顯示與調(diào)整、鬧鐘顯示與調(diào)整、秒表操作等的控制。仿真波形圖如圖35所示。 //日期調(diào)整與設(shè)置使能output Timepiece_EN,TimeSet_EN,Stopwatch_EN,Alarmclock_EN,Date_EN,DateSet_EN。reg Timepiece_EN,TimeSet_EN,Stopwatch_EN,Alarmclock_EN,Date_EN,DateSet_EN。 //存放功能號always (posedge SW3)begin if(Function 339。b1。b0。b000: begin Timepiece_EN = 139。 TimeSet_EN = 139。 Stopwatch_EN = 139。 Alarmclock_EN = 139。 Date_EN = 139。 DateSet_EN = 139。 end //時間調(diào)整與設(shè)置 339。b0。b1。b0。b0。b0。b0。b010: begin Timepiece_EN = 139。 TimeSet_EN = 139。 Stopwatch_EN = 139。 Alarmclock_EN = 139。 Date_EN = 139。 DateSet_EN = 139。 end //鬧鐘設(shè)置 339。b0。b0。b0。b1。b0。b0。b100: begin Timepiece_EN = 139。 TimeSet_EN = 139。 Stopwatch_EN = 139。 Alarmclock_EN = 139。 Date_EN = 139。 DateSet_EN = 139。 end //日期調(diào)整與設(shè)置 339。b0。b0。b0。b0。b0。b1。b0。b0。b0。b0。b0。b0。該模塊分為三個小模塊：時間計數(shù)模塊、時間設(shè)置模塊和時間數(shù)據(jù)多路選擇模塊。該模塊分為三個小模塊：秒計數(shù)子模塊、分計數(shù)子模塊和時計數(shù)子模塊。仿真波形圖如圖310所示。圖311 秒計數(shù)子模塊框圖 EN是時間顯示信號，當Timepiece_En=1時有效；clk是秒脈沖輸入端口；輸出端口second_data0[3..0]是秒時鐘的低位，second_data1[3..0]是高位；EO端口是進位輸出端口，當秒計數(shù)到59時輸出高電平，其它時候輸出低電平。邏輯框圖如圖312所示。圖313 時計數(shù)模塊框圖 時間設(shè)置模塊（timeset）該模塊主要完成對時間的設(shè)置相關(guān)的閃爍顯示控制以及時間中的小時、分鐘、秒等數(shù)據(jù)的改變，流程圖如圖314所示，邏輯框圖如315所示，波形仿真圖如316所示。SW1實現(xiàn)時間格式中小時高、低位，分鐘高、低位，秒高、低位的位選，即每出現(xiàn)一個SW1上升沿，disp_drive的相應(yīng)數(shù)值加1（選擇具體的需要調(diào)整的位置）。 時間數(shù)據(jù)多路選擇模塊（time_mux）該模塊用來選擇向顯示單元傳輸所要顯示的數(shù)據(jù)，流程圖如圖317所示，邏輯框圖如圖318所示，波形仿真如圖319所示。當TimeSet_EN為0，Time_EN為1時，以clk_1kHz為時鐘信號，輸出自動顯示的時間，按位依次顯示；當TimeSet_EN為1，Time_EN為0時，則以clk_200Hz為時鐘信號，輸出以timeset_disp_drive對應(yīng)的位置。圖320 時間顯示動態(tài)位選模塊框圖圖321（a）時間顯示動態(tài)位選模仿真波形圖圖321（b）時間顯示動態(tài)位選模仿真波形圖該模塊的VerilogHDL程序如下：module time_disp_select(clk_1khz,clk_200hz,Time_EN,TimeSet_EN,timeset_disp_drive,time_disp_select)。input clk_1khz。input Time_EN。input [2:0] timeset_disp_drive。reg [2:0] auto_disp_drive。reg [2:0] disp_drive。b101) auto_disp_drive = auto_disp_drive + 339。 else auto_disp_drive = 339。endalwaysbegin /*實現(xiàn)自動運行模式中時間動態(tài)顯示位選驅(qū)動與時間設(shè)置中的時間動態(tài)顯示位選驅(qū)動的二選一*/ if(Time_EN == 139。 disp_drive = auto_disp_drive。b1) begin clk= clk_200hz。 endendalways (posedge clk)begin case(disp_drive) 339。b100000。b001: time_disp_select = 639。 339。b001000。b011: time_disp_select = 639。 339。b000010。b101: time_disp_select = 639。 default: time_disp_select = 639。 endcaseendendmodule 顯示模塊（disp_data_mux）該模塊是時間、日期等數(shù)據(jù)用數(shù)碼管顯示的控制與數(shù)據(jù)傳輸模塊，包括數(shù)據(jù)的傳輸以及BCD碼的譯碼等。圖322顯示模塊邏輯框圖 圖323顯示模塊波形仿真圖該模塊的VerilogHDL程序如下:module disp_data_mux(Timepiece_EN,TimeSet_EN,Stopwatch_EN,time_disp_select,Alarmclock_EN,alarmclock_disp_select,hour1,hour0,minute1,minute0,second1,second0,Date_EN,DateSet_EN,date_disp_select,month1,month0,day1,day0,disp_select,disp_data)。output [6:0] disp_data。input [5:0] time_disp_select。input [5:0] alarmclock_disp_select。input Date_EN,DateSet_EN。input [3:0] month1,month0,day1,day0。reg [6:0] disp_data。always (Timepiece_EN,TimeSet_EN,Stopwatch_EN,time_disp_select,Alarmclock_EN,alarmclock_disp_select,hour1,hour0,minute1,minute0,second1,second0,Date_EN,DateSet_EN,date_disp_select,month1,month0,day1,day0,disp_select)begin //時鐘，秒表顯示 if((Timepiece_EN || TimeSet_EN || Stopwatch_EN) == 139。 case(time_disp_select) 639。 639。 639。 639。 639。 639。 default: Data = 439。 endcase end //鬧鐘設(shè)置顯示 else if(Alarmclock_EN