【正文】 以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。1緒論 FPGA簡介FPGA (FieldProgrammable Gate Array)，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物?；谝陨峡紤]，在中小型數(shù)字電路的設(shè)計(jì)和測(cè)試中，迫切需要設(shè)計(jì)一種小型易用成本低廉的信號(hào)發(fā)生器。在傳統(tǒng)的信號(hào)發(fā)生器中，大都使用分立元件，而且體積龐大攜帶不便，且大部分只能輸出一種脈沖信號(hào)波形。信號(hào)發(fā)生器是數(shù)字設(shè)備運(yùn)行工作中必不可少的一部分，沒有良好的信號(hào)源，最終就會(huì)導(dǎo)致系統(tǒng)不能夠正常工作，更不必談什么實(shí)現(xiàn)其它功能了?；贓DA工具的FPGA/CPLD的開發(fā)流程，F(xiàn)PGA/CPLD器件的設(shè)計(jì)一般可分為設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)和編程三個(gè)設(shè)計(jì)步驟：1. 設(shè)計(jì)輸入方式主要由文本輸入和圖形輸入兩種，可根據(jù)需要選擇，也可混合輸入。這就是說，在傳統(tǒng)上使用軟件語言的地方，VerilogHDL語言作為一種新的實(shí)現(xiàn)方式會(huì)應(yīng)用得越來越廣泛。目前，最通用的硬件描述語言有VHDL和VerilogHDL兩種，現(xiàn)在大多設(shè)計(jì)者都使用93年版標(biāo)準(zhǔn)的VHDL，并且通過了IEEE認(rèn)定，成為世界范圍內(nèi)通用的數(shù)字系統(tǒng)設(shè)計(jì)標(biāo)準(zhǔn)。這樣就出現(xiàn)了第三代EDA系統(tǒng)，其特點(diǎn)是高層次設(shè)計(jì)的自動(dòng)化。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語言VHDL的設(shè)計(jì)方式應(yīng)運(yùn)而生，解決了傳統(tǒng)用電路原理圖設(shè)計(jì)大系統(tǒng)工程時(shí)的諸多不便，成為電子電路設(shè)計(jì)人員的最得力助手。它的影響毫不亞于20世紀(jì)70年代單片機(jī)的發(fā)明和使用。FPGA (Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)在現(xiàn)代數(shù)字電路設(shè)計(jì)中發(fā)揮著越來越重要的作用。t normal work, more don39。關(guān)鍵詞：信號(hào)發(fā)生器；FPGA；Modelsim；Verilog語言AbstractSignal generator is an essential part of digital equipment operation work, there39。再次介紹系統(tǒng)軟件的設(shè)計(jì)過程，給出了FPGA自底向上的設(shè)計(jì)思路，以及各個(gè)底層模塊的設(shè)計(jì)原理與思路分析，最后介紹了相關(guān)軟件的應(yīng)用知識(shí)。首先介紹了本次設(shè)計(jì)任務(wù)的總體設(shè)計(jì)方案，以及該方案中設(shè)計(jì)的知識(shí)點(diǎn)，所使用的軟件及硬件基本知識(shí)。基于FPGA的信號(hào)發(fā)生器設(shè)計(jì)武漢工業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文）設(shè)計(jì)（論文）題目：基于FPGA的信號(hào)發(fā)生器設(shè)計(jì)姓 名 學(xué) 號(hào) 院 系 電氣與電子工程學(xué)院 專 業(yè) 電子信息科學(xué)與技術(shù) 指導(dǎo)教師 31目錄摘要 iiiAbstract iv前言 11緒論 3 FPGA簡介 3 modelsim簡介 5 DDS基本原理介紹 62設(shè)計(jì)方案 8 總體設(shè)計(jì)方案 8 8 8 9 9 93 硬件電路設(shè)計(jì) 11 11 DA電路 11 12 134軟件設(shè)計(jì) 14 14 14 15 三角波 15 16 17 17 18 195 調(diào) 試 20 20 調(diào)試方法 20 硬件調(diào)試 20 軟件調(diào)試 20 綜合調(diào)試 20 調(diào)試結(jié)果 21 軟件仿真結(jié)果及分析 21 綜合調(diào)試結(jié)果 24總結(jié) 25致謝辭 26參考文獻(xiàn) 27附件1 ROM生成源程序 28附件2 40位流水線加法器程序 30摘要信號(hào)發(fā)生器是數(shù)字設(shè)備運(yùn)行工作中必不可少的一部分，沒有良好的信號(hào)源，最終就會(huì)導(dǎo)致系統(tǒng)不能夠正常工作，更不必談什么實(shí)現(xiàn)其它功能了。本次論文主要研究了基于FPGA的函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)思路與軟硬件實(shí)現(xiàn)。在此基礎(chǔ)上進(jìn)行了硬件電路的設(shè)計(jì)，主要采用DDS（直接數(shù)字頻率合成）方案，采用了Altera公司的低成本cyclone II系列FPGA的EP2C5QC8作為核心芯片，構(gòu)建了外圍的0832DA轉(zhuǎn)換電路，以及1MHZ低通濾波電路。最后一段介紹了論文的相關(guān)結(jié)論，進(jìn)行仿真調(diào)試的過程。s not a good signal source, will eventually lead to system can39。t have to talk about what other functions. This paper mainly studies the function signal generator based on FPGA design and hardware and software implementation. First introduced the overall design scheme of the design task, and the scheme of design knowledge, the use of basic knowledge of software and hardware. On the basis of the hardware circuit design, and mainly adopts DDS (direct digital frequency synthesis), using the low cost of Altera pany EP2C5QC8 of cyclone II series FPGA as the core chip, peripheral 0832 da conversion circuit is constructed, and the 1 MHZ lowpass filter circuit. Again, introduced the system software design process, presents the design idea of FPGA from the bottom up, and the underlying design principles and ideas of the module analysis, finally introduces the application of related software knowledge. The last paragraph introduces the papers relevant to the conclusion that the simulation debugging process.Keywords: Signal generator, FPGA, Modelsim, Verilog HDL前言隨著我國的經(jīng)濟(jì)日益增長，社會(huì)對(duì)電子產(chǎn)品的需求量也就越來越大，目前我國的電子產(chǎn)品市場(chǎng)正在迅速的壯大，市場(chǎng)前景廣闊。FPGA/CPLD (Complex Programmable Logic Device)所具有的靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性，縮短了產(chǎn)品的上市時(shí)間并可降低電子系統(tǒng)的開發(fā)成本，且可以毫不夸張地講，F(xiàn)PGA/CPLD能完成任何數(shù)字器件的功能，從簡單的74電路到高性能的CPU?，F(xiàn)在隨著電子技術(shù)的發(fā)展，產(chǎn)品的技術(shù)含量越來越高，使得芯片的復(fù)雜程度越來越高，人們對(duì)數(shù)萬門乃至數(shù)百萬門設(shè)計(jì)的需求也越來越多，特別是專用集成電路（ASIC）設(shè)計(jì)技術(shù)的日趨進(jìn)步和完善，推動(dòng)了數(shù)字系統(tǒng)設(shè)計(jì)的迅速發(fā)展。設(shè)計(jì)工作從行為、功能級(jí)開始，并向著設(shè)計(jì)的高層次發(fā)展。第三代EDA系統(tǒng)中除了引入硬件描述語言，還引入了行為綜合工具和邏輯綜合工具，采用較高的抽象層次進(jìn)行設(shè)計(jì)，并按層次式方法進(jìn)行管理，可大大提高處理復(fù)雜設(shè)計(jì)的能力，縮短設(shè)計(jì)周期，綜合優(yōu)化工具的采用使芯片的品質(zhì)如面積、速度和功耗等獲得了優(yōu)化，因而第三代EDA系統(tǒng)迅速得到了推廣應(yīng)用。VerilogHDL是一種新興的程序設(shè)計(jì)語言，使用VerilogHDL進(jìn)行設(shè)計(jì)其性能總是比常規(guī)使用CPU或者M(jìn)CU的程序設(shè)計(jì)語言在性能上要高好幾個(gè)數(shù)量級(jí)。本課題設(shè)計(jì)是采用美國Altera公司的cyclone II器件，使用的是Altera公司的EDA軟件平臺(tái)quartus II可編程邏輯器件開發(fā)軟件。EDA工具會(huì)自動(dòng)檢查語法；2. 設(shè)計(jì)實(shí)現(xiàn)階段EDA工具對(duì)設(shè)計(jì)文件進(jìn)行編譯，進(jìn)行邏輯綜合、優(yōu)化，并針對(duì)器件進(jìn)行映射、布局、布線，產(chǎn)生相應(yīng)的適配文件；3. 編程階段EDA軟件將適配文件配置到相應(yīng)的CPLD/FPGA器件中，使其能夠?qū)崿F(xiàn)預(yù)期的功能。不論是處于開發(fā)還是故障檢修階段，輸出標(biāo)準(zhǔn)且性能優(yōu)秀的信號(hào)發(fā)生器總是能夠帶來工作效率的大幅提升，使新產(chǎn)品有一個(gè)標(biāo)準(zhǔn)的信號(hào)源、損壞的系統(tǒng)得到正確校驗(yàn)，不會(huì)被一些故障所蒙蔽。在設(shè)計(jì)領(lǐng)域，不管采用什么技術(shù)生產(chǎn)，生產(chǎn)的產(chǎn)品用在哪里，其產(chǎn)品設(shè)計(jì)的宗旨都是離不開以下幾點(diǎn)：實(shí)用性高、成本低、可升級(jí)、功能完善可擴(kuò)展等！使用專用的數(shù)字電路設(shè)計(jì)的信號(hào)發(fā)生器，設(shè)備成本高、使用復(fù)雜。此課題的設(shè)計(jì)以小型經(jīng)濟(jì)，集成度高，性能穩(wěn)定，使用方便為指導(dǎo)，在功能上力求完善實(shí)用，同時(shí)兼顧商業(yè)價(jià)值與應(yīng)用價(jià)值的體現(xiàn)。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。 FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。CPLD和FPGA包括了一些相對(duì)大數(shù)量的可編輯邏輯單元。 CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。而FPG