基于fpga的計(jì)數(shù)器的程序設(shè)計(jì)方案-展示頁(yè)
2025-05-15 00:19本頁(yè)面
【正文】 有的RTL Viewer觀察綜合后的RTL圖。Quartus II支持層次化的設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊進(jìn)行調(diào)試，從而解決原理圖與HDL混合輸入設(shè)計(jì)的問(wèn)題。此外，還可以通過(guò)選擇 Compiler Tool （Tools 菜單）并在 Compiler Tool窗口中運(yùn)行該模塊來(lái)啟動(dòng)編譯器模塊?？梢酝ㄟ^(guò)選擇 Start Compilation （Processing 菜單）來(lái)運(yùn)行所有的編譯器模塊。Quartus II 包括模塊化的編譯器。 軟件開(kāi)發(fā)工具Quartus II 簡(jiǎn)介Altera的Quartus II 設(shè)計(jì)軟件提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，它可以輕易滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng) (SOPC) 設(shè)計(jì)的綜合性環(huán)境和SOPC開(kāi)發(fā)的基本設(shè)計(jì)工具，并為Altera DSP開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。很強(qiáng)的移植能力。設(shè)計(jì)人員用VHDL進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類(lèi)型，給硬件描述帶來(lái)較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。強(qiáng)大的系統(tǒng)硬件描述能力。由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。VHDL還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。 硬件描述語(yǔ)言VHDL特點(diǎn)功能強(qiáng)大、設(shè)計(jì)靈活?！ PGA 不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問(wèn)題,而且其開(kāi)發(fā)周期短、開(kāi)發(fā)軟件投入少、芯片價(jià)格不斷降低。 FPGA 供應(yīng)商也從Xilinx 的一枝獨(dú)秀,到今天近20 個(gè)廠商的分庭抗?fàn)帯Ｗ?985 年Xilinx 公司推出第一片中大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件(FP2GA) 至今,FPGA 已經(jīng)歷了十幾年的歷?；贔PGA的計(jì)數(shù)器的程序設(shè)計(jì)方案 FPGA簡(jiǎn)介FPGA（Field－Progrmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。在這十幾年的過(guò)程中,可編程器件有了驚人的發(fā)展:從最初的1200 個(gè)可利用門(mén),到今天的25 萬(wàn)可利用門(mén),規(guī)模增大了200 多倍。FPGA 從單一的基于SRAM結(jié)構(gòu)到今天各種結(jié)構(gòu)類(lèi)型的出現(xiàn),都充分體現(xiàn)了可編程器件這一巨大市場(chǎng)的吸引力。由于目前電子產(chǎn)品生命周期相對(duì)縮短,相近功能產(chǎn)品的派生設(shè)計(jì)增多等特點(diǎn),促使FPGA 越來(lái)越多地取代了ASIC 的市場(chǎng),特別是對(duì)國(guó)內(nèi)眾多的科研單位來(lái)說(shuō),小批量、多品種的產(chǎn)品需求,使得FPGA 成為首選。VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來(lái)描述復(fù)雜的邏輯控制。VHDL支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語(yǔ)言所不能比擬的。支持廣泛、易于修改。在硬件電路設(shè)計(jì)過(guò)程中，主要的設(shè)計(jì)文件是用VHDL編寫(xiě)的源代碼，因?yàn)閂HDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。VHDL具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門(mén)級(jí)電路。另外，VHDL支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。獨(dú)立于器件的設(shè)計(jì)、與工藝無(wú)關(guān)。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。VHDL是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。Quartus II設(shè)計(jì)工具完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。編譯器包括的功能模塊有分析/綜合器（Analysis＆Synthesis）、適配器（Fitter）、裝配器(Assembler)、時(shí)序分析器(Timing Analyzer)、設(shè)計(jì)輔助模塊(Design Assistant)等。若要單獨(dú)運(yùn)行各個(gè)模塊，可以通過(guò)選擇 Start（Processing 菜單），然后從 Start 子菜單中為模塊選擇相應(yīng)的指令。在 Compiler Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，還可以打開(kāi)其它相關(guān)窗口。在設(shè)計(jì)輸入之后，Quartus II的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。Quartus II自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編譯文件匯編（裝配）、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。因此，頻率計(jì)的功能分割成四個(gè)模塊：分頻計(jì)，計(jì)數(shù)器，輸出鎖存器和譯碼顯示電路。本設(shè)計(jì)采用數(shù)控分頻計(jì)，可以對(duì)信號(hào)實(shí)現(xiàn)不同分頻比，輸出信號(hào)作為計(jì)數(shù)器輸入。當(dāng)系統(tǒng)正常工作時(shí)，輸入信號(hào)標(biāo)提供頻率，經(jīng)過(guò)分頻器分頻，產(chǎn)生計(jì)數(shù)信號(hào)送入計(jì)數(shù)器模塊，計(jì)數(shù)模塊對(duì)輸入的脈沖個(gè)數(shù)進(jìn)行計(jì)數(shù)數(shù)結(jié)束后，將計(jì)數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，計(jì)數(shù)結(jié)果能夠顯示在七段數(shù)碼顯示管上。在許多電子設(shè)備中如電子鐘、頻率合成器等，需要各種不同頻率的
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