fpga基于hdl的十進(jìn)制計(jì)數(shù)器、顯示系統(tǒng)設(shè)計(jì)-展示頁(yè)
2024-11-20 16:35本頁(yè)面
【正文】 的十進(jìn)制計(jì)數(shù)器 、顯示系統(tǒng) 設(shè)計(jì) 姓 名： ****** 學(xué) 號(hào) : 班 級(jí)： 電子 **** 指導(dǎo)教師： ******信息工程學(xué)院 一、 實(shí)驗(yàn) 原理 實(shí)驗(yàn)內(nèi)容 ：設(shè)計(jì)具有異步復(fù)位、同步使能的十進(jìn)制計(jì)數(shù)器，其計(jì)數(shù)結(jié)果可以通過七段數(shù)碼管、發(fā)光二極管等進(jìn)行顯示。 圖 21 系統(tǒng)原理圖 模塊端口信號(hào)說明 輸入信號(hào)： Clk_50M 系統(tǒng)采樣時(shí)鐘 clk 待計(jì)數(shù)的時(shí)鐘 clr 異步清零信號(hào)，當(dāng) clr=1，輸出復(fù)位為 0，當(dāng) clr=0，正常計(jì)數(shù) ena使能控制信號(hào)，當(dāng) ena=1，電路正常累加計(jì)數(shù)，否則電路不工作 輸出信 號(hào)： q[6： 0]驅(qū)動(dòng)數(shù)碼管，顯示計(jì)數(shù)值的個(gè)位 dp 1bit數(shù)據(jù)，顯示計(jì)數(shù)值向十位的進(jìn)位 COM共陽(yáng)級(jí)數(shù)碼管公共端（接 VCC） 以自頂向下的設(shè)計(jì)思路進(jìn)行模塊劃分 ： 整個(gè)系統(tǒng)主要設(shè)計(jì)的模塊是：十進(jìn)制計(jì)數(shù)模塊和數(shù)碼管驅(qū)動(dòng)模塊，由于實(shí)驗(yàn)板的按鍵為實(shí)現(xiàn)硬件防抖，則需要將按鍵輸入的時(shí)鐘 clk，先通過消抖模塊消抖后，再輸出至后續(xù)使用。即，在 CLK上升沿檢測(cè)到 SUM=9時(shí)， SUM將被置 0，開始新一輪使能控制端 異步清零端 十進(jìn)制計(jì)數(shù)器 七段數(shù)碼管顯示譯碼器 時(shí)鐘端 FPGA 進(jìn)位 的計(jì)數(shù)。 2）數(shù)碼管顯示驅(qū)動(dòng)模塊（ ） 輸入： sum[3:0] 待顯示的數(shù)值 輸出： q[6:0] 驅(qū)動(dòng)數(shù)碼管的七位數(shù)值（注意下表中 out 的對(duì)應(yīng)位） 表 21 共陽(yáng)極數(shù)碼管驅(qū)動(dòng)模塊輸入與輸出關(guān)系表 數(shù)碼 輸入 sum 輸出 out 對(duì) 應(yīng) 碼(h) 3 2 1 0 A out[6] B out[5] C out[4] D out[3] E out[2] F out[1] G out[0] 0 0 0 0 0 0 0 0 0 0 0 1 81 1 0 0 0 1 1 0 0 1 1 1 1 CF 2 0 0 1 0 0 0 1 0 0 1 0 92 3 0 0 1 1 0 0 0 0 1 1 0 86 4 0 1 0 0 1 0 0 1 1 0 0 CC 5 0 1 0 1 0 1 0 0 1 0 0 A4 6 0 1 1 0 0 1 0 0 0 0 0 A0 7 0 1 1 1 0 0 0 1 1 1 1 8F 8 1 0 0 0 0 0 0 0 0 0 0 80 9 1 0 0 1 0 0 0 0 1 0 0 84 A 1 0 1 0 0 0 0 1 0 0 0 88 b 1 0 1 1 1 1 0 0 0 0 0 E0 C 1 1 0 0 0 1 1 0 0 0 1 B1 d 1 1 0 1 1 0 0 0 0 1 0 C2 E 1 1 1 0 0 1 1 0 0 0 0 B0 F 1 1 1 1 0 1 1 1 0 0 0 B8 這是一個(gè)組合邏輯電路
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