集成電路eda技術發(fā)展趨勢-展示頁
2025-03-02 21:15本頁面
【正文】 6 8086 8085 8080 8008 4004 1 10 100 1971 1974 1978 1985 1992 2022 Year Power (Watts) Lead Microprocessors power continues to increase Courtesy, Intel Power delivery and dissipation will be prohibitive D EE141 A E 17 17 功率密度 4004 8008 8080 8085 8086 286 386 486 Pentium174。EE141 D A E 1 史 江 一 2022年 9月 集成電路設計發(fā)展趨勢 與 IC專業(yè)從業(yè)優(yōu)勢 D EE141 A E 2 2 內(nèi) 容 1. 幾個設計實例 2. 集成電路設計面臨的挑戰(zhàn) 3. SOC設計方法學與 EDA技術趨勢 4. IC專業(yè)從業(yè)優(yōu)勢 EE141 D A E 3 Part I 幾個設計實例 D EE141 A E 4 4 示例 1： GPS Chip ARM + gps基帶 + memory 250MHz 1W D EE141 A E 5 5 5 clock domain D EE141 A E 6 6 GPS整體解決方案 面臨問題： RF部分的集成與隔離 高速低噪聲 AD/DA集成與隔離 ARM IP核集成 D EE141 A E 7 7 mm2 8M gate Count 78MHz 4W 挑戰(zhàn)： 復雜度 大量 Memory Power 示例 2： Image Chip D EE141 A E 8 8 XD ARM 可擴展 PCI UART JTAG SDRAM GPIO SRAM IX BUS 高速互 連總線 ME ME ME 64 bits 32 bits ME ME ME 加密單元 64 bits 32 bits 示例 3： XDNP 挑戰(zhàn)：異構(gòu)多核 性能 高數(shù)據(jù)速率 核間高速高帶寬數(shù)據(jù)交換 10x10mm2 4M gate Count 232MHz D EE141 A E 9 9 一個典型的 SOC Design D EE141 A E 10 10 SOC 構(gòu) 成 ?Analog ?RF ?Power ?MEMs ?IP ?Digital ? Control ? 181。P ? DSP ? Interfaces ?Memory ? SRAM ? DRAM ? FLASH D EE141 A E 11 11 小 結(jié) 現(xiàn)代集成電路特點： 規(guī)模大，復雜度高 功耗控制嚴格 頻率高 多 IP核集成 數(shù)字、模擬、 RF混合集成 EE141 D A E 12 Part II 集成電路設計面臨的挑戰(zhàn) D EE141 A E 13 13 ? 工具挑戰(zhàn)： EDA技術 VLSI包含：處理器、嵌入式 memories、可編程邏輯、不同團隊開發(fā)的不同功能部件、 UDSM等 ? 規(guī)模挑戰(zhàn)：芯片規(guī)模呈指數(shù)增長 ? 設計挑戰(zhàn)：復雜性呈指數(shù)增長 ? Power ? 光刻 ? …….. ★ 設計領域中挑戰(zhàn)與機會并存 挑 戰(zhàn) D EE141 A E 14 14 設計復雜性呈雙指數(shù)倍增長 ? 1：芯片集成晶體管數(shù)目增加復雜度指數(shù)增加 More devices More power Heterogeneous integration ? 2：復雜度由于特征尺寸減小而指數(shù)增加 Interconnect delay Coupling noise EMI(Electro Magic Interference) ? Design Complexity ? 1 x 2 D EE141 A E 15 15 工藝復雜度 D EE141 A E 16 16 功 耗 P6 Pentium 174。 proc P6 1 10 100 1000 10000 1970 1980 1990 2022 2022 Year Power Density (W/cm2) Hot Plate Nuclear Reactor Rocket No
教學課件相關推薦
鄂ICP備17016276號-1