eda課程設(shè)計(jì)---簡(jiǎn)易計(jì)算器設(shè)計(jì)-展示頁(yè)
2025-01-25 04:59本頁(yè)面
【正文】 字系統(tǒng)設(shè)計(jì)領(lǐng)域，Verilog和VHDL的使用比率大約分別為80%和20%，這項(xiàng)比率在日本和臺(tái)灣地區(qū)和美國(guó)相似。其中，Verilog的邏輯門級(jí)、晶體管級(jí)級(jí)電路描述能力更強(qiáng)，VHDL不具備這樣低級(jí)的描述能力，但是另一方面，VHDL的系統(tǒng)級(jí)抽象描述能力則比Verilog強(qiáng)。VHDL的設(shè)計(jì)之初就更加針對(duì)標(biāo)準(zhǔn)化進(jìn)行設(shè)計(jì)，Verilog則具有簡(jiǎn)明、高效的代碼風(fēng)格。VHDL是由美國(guó)國(guó)防部主持研發(fā)的硬件描述語(yǔ)言，成為了第一個(gè)成為電氣電子工程師學(xué)會(huì)標(biāo)準(zhǔn)的硬件描述語(yǔ)言，美國(guó)政府相關(guān)的項(xiàng)目都是基于VHDL；而Verilog由民間商業(yè)公司的私有產(chǎn)品發(fā)展為IEEE標(biāo)準(zhǔn)的，因此在商用領(lǐng)域的市場(chǎng)占有量更大，設(shè)計(jì)人員和支持資源比VHDL更廣。Verilog能夠在多種抽象級(jí)別對(duì)數(shù)字邏輯系統(tǒng)進(jìn)行描述：既可以在晶體管級(jí)、邏輯門級(jí)進(jìn)行描述，Verilog代碼還能夠被用于邏輯仿真、邏輯綜合，其中后者可以把寄存器傳輸級(jí)的Verilog代碼轉(zhuǎn)換為邏輯門級(jí)的網(wǎng)表，從而方便在現(xiàn)場(chǎng)可編程邏輯門陣列上實(shí)現(xiàn)硬件電路，或者讓硬件廠商制造具體的專用集成電路。在集成電路設(shè)計(jì)（特別是超大規(guī)模集成電路的計(jì)算機(jī)輔助設(shè)計(jì)）的電子設(shè)計(jì)自動(dòng)化領(lǐng)域中，Verilog是一種硬件描述語(yǔ)言，可以用它來對(duì)電子系統(tǒng)進(jìn)行描述。EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的,EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，但是功耗較低。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。四、進(jìn)程安排周1周3： 查閱資料，上機(jī)編寫并調(diào)試設(shè)計(jì)程序；周4：整理、撰寫說明書；周5：課程設(shè)計(jì)答辯并提交設(shè)計(jì)說明書。設(shè)計(jì)要求：（1）根據(jù)任務(wù)要求確定電路各功能模塊； （2）寫出設(shè)計(jì)程序；（3）分析時(shí)序仿真結(jié)果； （4）提交設(shè)計(jì)總結(jié)。唐 山 學(xué) 院 EDA技術(shù) 課 程 設(shè) 計(jì) 題 目 簡(jiǎn)易計(jì)算器設(shè)計(jì) 系 (部) 信息工程系 班 級(jí) 11通信本1 姓 名 楊明興 學(xué) 號(hào) 4110214135 指導(dǎo)教師 申彥春、任麗棉 2013 年 9 月 2 日至 9 月 6 日 共 1 周EDA技術(shù) 課程設(shè)計(jì)任務(wù)書一、設(shè)計(jì)題目、內(nèi)容及要求 設(shè)計(jì)題目：簡(jiǎn)易計(jì)算器設(shè)計(jì)內(nèi)容及要求：（1）基本設(shè)計(jì)內(nèi)容1：設(shè)計(jì)簡(jiǎn)易通用型計(jì)算器，完成對(duì)數(shù)據(jù)通路的架構(gòu)，控制模塊和運(yùn)算器模塊的設(shè)計(jì)，可進(jìn)行加減乘除的基本運(yùn)算。（2）基本設(shè)計(jì)內(nèi)容2：加入動(dòng)態(tài)數(shù)碼管顯示驅(qū)動(dòng)（3）進(jìn)階設(shè)計(jì)內(nèi)容：對(duì)矩陣鍵盤的驅(qū)動(dòng)，得到矩陣鍵盤的掃描碼和去抖動(dòng)后的過濾碼（4）進(jìn)階設(shè)計(jì)內(nèi)容：實(shí)現(xiàn)二進(jìn)制轉(zhuǎn)BCD碼模塊的設(shè)計(jì)，以顯示十進(jìn)制運(yùn)算（5）進(jìn)階設(shè)計(jì)內(nèi)容：實(shí)現(xiàn)FSMD的總體架構(gòu)，并對(duì)其FSM的設(shè)計(jì)。二、設(shè)計(jì)原始資料 QuartusⅡ軟件；EDA實(shí)驗(yàn)箱；計(jì)算機(jī)一臺(tái)；三、要求的設(shè)計(jì)成果（課程設(shè)計(jì)說明書、設(shè)計(jì)實(shí)物、圖紙等）課程設(shè)計(jì)說明書1份，不少于2000字，應(yīng)包含設(shè)計(jì)原理分析、相關(guān)軟件介紹、仿真波形分析，實(shí)驗(yàn)箱下載驗(yàn)證等。五、主要參考
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