eda課程設(shè)計(jì)---簡(jiǎn)易計(jì)算器設(shè)計(jì)-文庫(kù)吧
2025-01-01 04:59 本頁(yè)面
【正文】 復(fù)雜的設(shè)計(jì)，但是功耗較低。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的,EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。在集成電路設(shè)計(jì)（特別是超大規(guī)模集成電路的計(jì)算機(jī)輔助設(shè)計(jì)）的電子設(shè)計(jì)自動(dòng)化領(lǐng)域中，Verilog是一種硬件描述語(yǔ)言，可以用它來(lái)對(duì)電子系統(tǒng)進(jìn)行描述。Verilog是電氣電子工程師學(xué)會(huì)（IEEE）標(biāo)準(zhǔn)之一。Verilog能夠在多種抽象級(jí)別對(duì)數(shù)字邏輯系統(tǒng)進(jìn)行描述：既可以在晶體管級(jí)、邏輯門級(jí)進(jìn)行描述，Verilog代碼還能夠被用于邏輯仿真、邏輯綜合，其中后者可以把寄存器傳輸級(jí)的Verilog代碼轉(zhuǎn)換為邏輯門級(jí)的網(wǎng)表，從而方便在現(xiàn)場(chǎng)可編程邏輯門陣列上實(shí)現(xiàn)硬件電路，或者讓硬件廠商制造具體的專用集成電路。設(shè)計(jì)人員還可以利用Verilog的擴(kuò)展部分VerilogAMS進(jìn)行模擬電路和混合信號(hào)集成電路的設(shè)計(jì)。VHDL是由美國(guó)國(guó)防部主持研發(fā)的硬件描述語(yǔ)言，成為了第一個(gè)成為電氣電子工程師學(xué)會(huì)標(biāo)準(zhǔn)的硬件描述語(yǔ)言，美國(guó)政府相關(guān)的項(xiàng)目都是基于VHDL；而Verilog由民間商業(yè)公司的私有產(chǎn)品發(fā)展為IEEE標(biāo)準(zhǔn)的，因此在商用領(lǐng)域的市場(chǎng)占有量更大，設(shè)計(jì)人員和支持資源比VHDL更廣。在美國(guó)大約有10萬(wàn)設(shè)計(jì)人員、同為電氣電子工程師學(xué)會(huì)標(biāo)準(zhǔn)的硬件描述語(yǔ)言，有著各自的特點(diǎn)。VHDL的設(shè)計(jì)之初就更加針對(duì)標(biāo)準(zhǔn)化進(jìn)行設(shè)計(jì)，Verilog則具有簡(jiǎn)明、高效的代碼風(fēng)格。兩種語(yǔ)言都能夠在多個(gè)抽象層次對(duì)數(shù)字電路建模，并且可以與驗(yàn)證、仿真、綜合工具協(xié)同工作。其中，Verilog的邏輯門級(jí)、晶體管級(jí)級(jí)電路描述能力更強(qiáng)，VHDL不具備這樣低級(jí)的描述能力，但是另一方面，VHDL的系統(tǒng)級(jí)抽象描述能力則比Verilog強(qiáng)。另外，由于Verilog與C語(yǔ)言在語(yǔ)法上有相似之處，因此具有C語(yǔ)言基礎(chǔ)的設(shè)計(jì)人員更容易掌握它，而VHDL設(shè)計(jì)人員需要具有Ada語(yǔ)言編程基礎(chǔ)，并且學(xué)習(xí)周期比Verilog更長(zhǎng)。相關(guān)學(xué)術(shù)文獻(xiàn)顯示，在美國(guó)的高級(jí)數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域，Verilog和VHDL的使用比率大約分別為80%和20%，這項(xiàng)比率在日本和臺(tái)灣地區(qū)和美國(guó)相似。隨著VerilogA被合并到Verilog標(biāo)準(zhǔn)之中，而該部分后來(lái)成為了VerilogAMS的一部分，該語(yǔ)言增加了對(duì)模擬電子系統(tǒng)的描述能力，因此它在混合信號(hào)集成電路中有著更廣泛的應(yīng)用。計(jì)算器是現(xiàn)代生活中長(zhǎng)用的生活小工具，利用自己所學(xué)的知識(shí)設(shè)計(jì)一個(gè)簡(jiǎn)易的計(jì)算器不僅具有實(shí)際價(jià)值，而且是對(duì)為期一周對(duì)EAD學(xué)習(xí)的運(yùn)用，是對(duì)數(shù)字電路知識(shí)的運(yùn)用，真正把EDA和數(shù)電用于實(shí)戰(zhàn)，可以鞏固對(duì)兩門功課的認(rèn)識(shí)。同時(shí)加強(qiáng)對(duì)Quartus II的熟練操作，鍛煉自己獨(dú)立編寫(xiě)代碼的能力與技巧，學(xué)會(huì)自我調(diào)試。2 設(shè)計(jì)題目?jī)?nèi)容及要求：簡(jiǎn)易計(jì)算器的設(shè)計(jì)要求設(shè)計(jì)一簡(jiǎn)易的計(jì)算器，實(shí)現(xiàn)十進(jìn)制數(shù)之間的加減乘除也能算，具體要求是：以12+34=46為例，當(dāng)按下數(shù)字鍵1時(shí)顯示器上顯示出數(shù)字1，接著我們繼續(xù)按下數(shù)字鍵2，屏幕上顯示出12，緊接著我們輸入運(yùn)算符+，屏幕仍然顯示12，當(dāng)我們輸入數(shù)字3時(shí)，屏幕上顯示3，然后我們按下數(shù)字鍵4，屏幕顯示
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