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電子設(shè)計自動化技術(shù)eda-展示頁

2024-10-29 13:53本頁面
  

【正文】 當(dāng)?shù)? Altera 編程器,最后按下 OK按鈕。然后按如下步驟打開編程器窗口: 在 MAX+PLUS II 菜單中選擇 Programmer 項。 (6) 鎖定引腳、編譯并編程下載,硬件實測此全加器的邏輯功能。 (4) 編譯此頂層文件 , 然后建立波形仿真文件。 圖 319 向 EF1K30下載配置文件 下載(配置) 成功! 步驟 8:設(shè)計頂層文件 (1) 仿照前面的“步驟 2”,打開一個新的原理圖編輯窗口 圖 320 在頂層編輯窗中調(diào)出已設(shè)計好的半加器元件 (2) 完成全加器原理圖設(shè)計 , 并以文件名 。 步驟 6:引腳鎖定 選擇引腳 鎖定選項 引腳窗 此處輸入 信號名 此處輸入 引腳名 按鍵 “ ADD”即可 注意引腳屬性 錯誤引腳名將 無正確屬性! 再編譯一次, 將引腳信息 進(jìn)去 選擇編程器, 準(zhǔn)備將設(shè)計 好的半加器 文件下載到目 器件中去 編程窗 步驟 7:編程下載 (1) 下載方式設(shè)定。定時分析器提供了三種分析模式: 分析模式 : 說 明 延遲矩陣 分析多個源節(jié)點和目標(biāo)節(jié)點之間的傳播延遲路徑 時序邏輯 電路性能 分析時序電路的性能,包括限制性能的延遲,最小的時鐘周期和最高的電路工作頻率 建立 / 保持矩陣 計算從輸入引腳到觸發(fā)器 、 鎖存器和異步 RAM 的信號輸入所需的最少的建立時間和保持時間 (9) 為了精確測量半加器輸入與輸出波形間的延時量,可打開時序分析器 . 圖 316 打開延時時序分析窗 選擇時序分析器 輸入輸出 時間延遲 (10) 包裝元件入庫。 圖 314 運行仿真器 選擇仿真器 運行仿真器 (8) 觀察分析半加器仿真波形 。 圖 313 保存仿真波形文件 用此鍵改變仿真 區(qū)域坐標(biāo)到合適 位置。 選擇 60微秒 比較合適 (5) 加上輸入信號。 圖 310 在 Options菜單中消去網(wǎng)格對齊 Snap to Grid的選擇 (消去對勾 ) 消去這里的勾, 以便方便設(shè)置 輸入電平 (4) 設(shè)定仿真時間。 首先選擇此項, 為仿真測試新 建一個文件 選擇波形 編輯器文件 (2) 輸入信號節(jié)點。 ? 如果您需要刪除一根連接線,單擊這根連接線并按 Del 鍵。 ? 一直按住鼠標(biāo)的左鍵并將鼠標(biāo)拖到第二個端口。電子設(shè)計自動化技術(shù)( EDA) 第三章 MAX+ Plus II軟件使用介紹 第三章 MAX+ Plus II軟件使用介紹 ? 原理圖輸入設(shè)計方法 ? VHDL語言輸入設(shè)計方法 1位全加器設(shè)計向?qū)? 基本設(shè)計步驟 步驟 1:為本項工程設(shè)計建立文件夾 注意: 文件夾名不能用中文,且不可帶空格。 為設(shè)計全加器 新建一個文 件夾作工作
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