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2024-10-17 13:53本頁面
【導讀】原理圖輸入設計方法。文件夾名不能用中文，且不可帶空格。中一個端口，則鼠標自動變?yōu)椤?’形狀。一直按住鼠標的左鍵并將鼠標拖到第二個端。放開左鍵，則一條連接線被畫好了。如果您需要刪除一根連接線，單擊這根連接。觀察分析半加器仿真波形。分析您的項目的性能。為了精確測量半加器輸入與輸出波形間的延時量，可打開時序分析器.工程路徑指定的目錄中以備后用。完成全加器原理圖設計，并以文件名。將當前文件設置成Project，并選擇目標器件為EPF10K10LC84-4。入信號電平的設置，啟動仿真器Simulator，觀察輸出波形的情況。鎖定引腳、編譯并編程下載，硬件實測此全加器的邏輯功能。首先確認編程器硬件已安裝好。編程器窗口如下圖所示。
【正文】 硬件測試 STEP9： 引腳鎖定并編譯 STEP8： 仿真測 試和波形分析 STEP7： 建立仿 真波形文件 STEP6： 啟動編譯 STEP10： 編程 下載 /配置 VHDL文本輸入設計流程 VHDL文本輸入設計方法初步 為設計全加器 新建一個文 件夾作工作庫 文件夾名取為 My_prjct 注意，不可 用中文！ 編輯輸入并保存 VHDL源文件 新建一個設 計文件 使用文本輸入方 法設計，必須選擇 打開文本編輯器 圖 326 在文本編輯窗中輸入 VHDL文件并存盤 圖 325 建立文本編輯器對話框 文本編輯窗 用鍵盤輸入設計 文件：多路選擇器 存盤文件名必須 取為： 注意，要存在 自己建立的 文件夾中 文件存盤后， 關鍵詞將改變 顏色！否則文 件名一定有錯！ 將當前設計設定為工程 圖 327 設定當前文件為工程 首先點擊這里 然后選擇此項， 將當前的原理圖 設計文件設置成 工程 最后注意此路 徑指向的改變 注意，此路徑指 向當前的工程！ 首先選擇這里 器件系列選擇 窗，選擇 ACEX1K 系列 根據(jù)實驗板上的 目標器件型號選 擇，如選 EP1K30 注意，首先消去 這里的勾，以便 使所有速度級別 的器件都能顯示 出來 選擇編譯器 編譯窗 選擇 VHDL文本編譯版本號和排錯 圖 328 設定 VHDL編譯版本號 選擇此項 選擇 VHDL1993項 選擇此項 消去這里的勾 編譯出錯！ 選擇 VHDL文本編譯版本號和排錯 圖 329 確定設計文件中的錯誤 打開錯誤提示窗 錯誤所在 錯誤所在 改正錯誤 完成編譯！ 首先選擇此項， 為仿真測試新 建一個文件 時序仿真 選擇波形 編輯器文件 從 SNF文件中 輸入設計文件 的信號節(jié)點 點擊“ LIST” SNF文件中 的信號節(jié)點 用此鍵選擇左窗 中需要的信號 進入右窗 最后點擊“ OK” 消去這里的勾， 以便方便設置 輸入電平 在 Options菜單中消去網(wǎng)格對齊 Snap to Grid的選擇 (消去對勾 ) 選擇 END TIME 調整仿真時間 區(qū)域。 在這里選擇 65微秒 用此鍵改變仿真 區(qū)域坐標到合適 位置。 點擊‘ 1’，使拖黑 的電平為高電平 先點擊‘ b’， 將其 點為黑色 然后先點擊此處 將彈出時鐘周期 設置窗 設置輸入信號‘ b’ 的周期為 800ns 設置輸入信號‘ a’ 的周期為 2us 仿真波形文件 存盤！ 選擇仿真器 運行仿真器 時序仿真 圖 330 mux21a仿真波形
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