電子設(shè)計(jì)自動(dòng)化技術(shù)eda-資料下載頁(yè)
2024-10-17 13:53本頁(yè)面
【導(dǎo)讀】原理圖輸入設(shè)計(jì)方法。文件夾名不能用中文，且不可帶空格。中一個(gè)端口，則鼠標(biāo)自動(dòng)變?yōu)椤?’形狀。一直按住鼠標(biāo)的左鍵并將鼠標(biāo)拖到第二個(gè)端。放開左鍵，則一條連接線被畫好了。如果您需要?jiǎng)h除一根連接線，單擊這根連接。觀察分析半加器仿真波形。分析您的項(xiàng)目的性能。為了精確測(cè)量半加器輸入與輸出波形間的延時(shí)量，可打開時(shí)序分析器.工程路徑指定的目錄中以備后用。完成全加器原理圖設(shè)計(jì)，并以文件名。將當(dāng)前文件設(shè)置成Project，并選擇目標(biāo)器件為EPF10K10LC84-4。入信號(hào)電平的設(shè)置，啟動(dòng)仿真器Simulator，觀察輸出波形的情況。鎖定引腳、編譯并編程下載，硬件實(shí)測(cè)此全加器的邏輯功能。首先確認(rèn)編程器硬件已安裝好。編程器窗口如下圖所示。
【正文】 硬件測(cè)試 STEP9： 引腳鎖定并編譯 STEP8： 仿真測(cè) 試和波形分析 STEP7： 建立仿 真波形文件 STEP6： 啟動(dòng)編譯 STEP10： 編程 下載 /配置 VHDL文本輸入設(shè)計(jì)流程 VHDL文本輸入設(shè)計(jì)方法初步 為設(shè)計(jì)全加器 新建一個(gè)文 件夾作工作庫(kù) 文件夾名取為 My_prjct 注意，不可 用中文！ 編輯輸入并保存 VHDL源文件 新建一個(gè)設(shè) 計(jì)文件 使用文本輸入方 法設(shè)計(jì)，必須選擇 打開文本編輯器 圖 326 在文本編輯窗中輸入 VHDL文件并存盤 圖 325 建立文本編輯器對(duì)話框 文本編輯窗 用鍵盤輸入設(shè)計(jì) 文件：多路選擇器 存盤文件名必須 取為： 注意，要存在 自己建立的 文件夾中 文件存盤后， 關(guān)鍵詞將改變 顏色！否則文 件名一定有錯(cuò)！ 將當(dāng)前設(shè)計(jì)設(shè)定為工程 圖 327 設(shè)定當(dāng)前文件為工程 首先點(diǎn)擊這里 然后選擇此項(xiàng)， 將當(dāng)前的原理圖 設(shè)計(jì)文件設(shè)置成 工程 最后注意此路 徑指向的改變 注意，此路徑指 向當(dāng)前的工程！ 首先選擇這里 器件系列選擇 窗，選擇 ACEX1K 系列 根據(jù)實(shí)驗(yàn)板上的 目標(biāo)器件型號(hào)選 擇，如選 EP1K30 注意，首先消去 這里的勾，以便 使所有速度級(jí)別 的器件都能顯示 出來(lái) 選擇編譯器 編譯窗 選擇 VHDL文本編譯版本號(hào)和排錯(cuò) 圖 328 設(shè)定 VHDL編譯版本號(hào) 選擇此項(xiàng) 選擇 VHDL1993項(xiàng) 選擇此項(xiàng) 消去這里的勾 編譯出錯(cuò)！ 選擇 VHDL文本編譯版本號(hào)和排錯(cuò) 圖 329 確定設(shè)計(jì)文件中的錯(cuò)誤 打開錯(cuò)誤提示窗 錯(cuò)誤所在 錯(cuò)誤所在 改正錯(cuò)誤 完成編譯！ 首先選擇此項(xiàng)， 為仿真測(cè)試新 建一個(gè)文件 時(shí)序仿真 選擇波形 編輯器文件 從 SNF文件中 輸入設(shè)計(jì)文件 的信號(hào)節(jié)點(diǎn) 點(diǎn)擊“ LIST” SNF文件中 的信號(hào)節(jié)點(diǎn) 用此鍵選擇左窗 中需要的信號(hào) 進(jìn)入右窗 最后點(diǎn)擊“ OK” 消去這里的勾， 以便方便設(shè)置 輸入電平 在 Options菜單中消去網(wǎng)格對(duì)齊 Snap to Grid的選擇 (消去對(duì)勾 ) 選擇 END TIME 調(diào)整仿真時(shí)間 區(qū)域。 在這里選擇 65微秒 用此鍵改變仿真 區(qū)域坐標(biāo)到合適 位置。 點(diǎn)擊‘ 1’，使拖黑 的電平為高電平 先點(diǎn)擊‘ b’， 將其 點(diǎn)為黑色 然后先點(diǎn)擊此處 將彈出時(shí)鐘周期 設(shè)置窗 設(shè)置輸入信號(hào)‘ b’ 的周期為 800ns 設(shè)置輸入信號(hào)‘ a’ 的周期為 2us 仿真波形文件 存盤！ 選擇仿真器 運(yùn)行仿真器 時(shí)序仿真 圖 330 mux21a仿真波形
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